Мультиплексор

Наращивание размерности дешифратора

Из малоразрядных дешифраторов можно построить схему, эквивалентную схеме дешифратора большей разрядности. Для этого входные слова делятся на поля. Разрядность поля младших разрядов соответствует числу входов имеющегося дешифратора. Оставшиеся поля старших разрядов служат для получения сигналов разрешения работы одного из дешифраторов, декодирующих поле младших разрядов. Работу схемы рассмотрим на примере числа 11001. Это число 25 в десятичной системе счисления. На входе дешифратора первого яруса имеется код 11, его выход №3, что разрешает работу четвертого дешифратора 2 яруса. На входе дешифратора №4 действует код 001, поэтому единица появится на его первом выходе, т. е. на 25-том выходе всей схемы.

 

 

Рис. 19. Наращивание размерности дешифратора

 

Разрешение работы дешифратора осуществляется подачей «1» на разрешающий вход дешифратора первого яруса.

 

17.4. Воспроизведение произвольных логических функций с помощью дешифратора

 

Дешифраторы со схемами ИЛИ можно использовать для воспроизведения произвольных логических функций. На выходах дешифратора вырабатываются все конъюнктивные термы, которые только можно составить из данного числа аргументов. Логическая функция в СДНФ есть дизъюнкция некоторого числа таких термов. Собирая нужные термы по схеме ИЛИ, можно получить любую функцию данного числа аргументов.

Разберём пример следующего соединения:

 

 

Рис. 20. Пример соединения дешифратора и логических вентилей ИЛИ для получения произвольных логических функций

 

;

;

;

;

;

;

;

.

;

.

Подобное решение может быть целесообразно при необходимости выработки нескольких функций одних и тех же переменных.

 

Мультиплексор - это функциональный узел, который осуществляет управляемую коммутацию информации, поступающей по N параллельным каналам, на одну выходную линию. Коммутация есть последовательный опрос и передача информации. Коммутация определённой входной линии происходит в соответствии с двоичным адресным кодом An-1An... A1A0. Входы А0..Аn-1 являются адресными. Их значение определяет одну из переменных Х;, передаваемых на выход F. Если адресный код имеет n-разрядов, то можно осуществить N=2n комбинаций адресных сигналов, каждый из которых обеспечивает коммутацию информации, поступающей по одному из N входов на выход. В простейшем случае двухразрядового адресного кода n=2 и максимальное число входных линий N=4. Таблица истинности такого мультиплексора 4-1 (Mux 4-1) выглядит следующим образом:

Таблица 8

Таблица истинности

Ао   F
Хо
 
Х2
Х3

 

Исходя из таблицы получаем характеристическое уравнение такого мультиплексора: .

По этому выражению построим мультиплексор на логических элементах. Из полученного выражения следует, что в состав структурной схемы такого мультиплексора входят два инвертора, четыре схемы И и одна ИЛИ.

 

 

Рис. 21. Схема мультиплексора 4-1 на логических элементах Условное обозначение:

 

 

Рис. 22. Условное обозначение мультиплексора 4-1

 

17.6. Демультиплексор

 

Демультиплексор - функциональный узел, осуществляющий управляемую коммутацию информации, поступающей по одному каналу на N выходов. В общем случае число выходов линий N определяется количеством адресных входов n, т.е. N=2n.

Для n=2 функционирование демультиплексора осуществляется в соответствие с таблицей:

Таблица 9

Таблица истинности

АО А1 ХО XI Х2 ХЗ
F
F
F
F

 

Из таблицы следует, что информация F, в зависимости от адресных входов, направляется в разные выходные линии Xi. При этом на остальные линии информация не поступает. Характеристические уравнения демультиплексора в соответствии с таблицей истинности будут: ; ;; .

Соответствующая этим функциям структурная схема выглядит следующим образом:

 

 

Рис. 23. Структурная схема демультиплексора 1-4

 

 

Рис. 24. Условное обозначение демультиплексора 1-4

 

17.7. Наращивание размерности мультиплексора

 

В стандартных сериях размерности мультиплексоров не превышают 16-1 (серия КП1). Наращивание размерности мультиплексора возможно с помощью пирамидальной структуры из нескольких мультиплексоров. Первый ярус схемы представляет столбец, содержащий столько мультиплексоров, сколько необходимо для получения нужного числа информационных входов. Все мультиплексоры столбца адресуются одним и тем же кодом, составленным из соответствующего числа младших разрядов общего адресного кода. Старшие разряды адресного кода используются во втором ярусе, мультиплексор которого обеспечивает поочерёдную работу мультиплексоров первого яруса на общий выходной канал.

 

 

 

Рис. 25. Пример построения мультиплексора 32-1 из мультиплексоров 8-1

 

Таблица 10

Таблица истинности

Х4 Х3 Fост  
X1 X2
X1 X2
X1 X2

 

17.8. Полусумматор. Синтез полного сумматора из полусумматоров

 

Сумматор - функциональный узел, осуществляющий сложение двоичных чисел. Различают сумматор неполный (полусумматор - Half Adder) и полный. Простейшим является неполный одноразрядный сумматор.

Состояния такого сумматора:

 

Таблица 11

Таблица истинности

Ао Во So Pi

 

Здесь Ао и Во - одноразрядные суммируемые числа, а So и Р1 - значения суммы в данном разряде (частичная сумма) и перенос в следующий разряд, соответственно. Выражения для Р1 и S0 получаются на основании таблицы: ; .

Из чего следует, следует, что формирование переноса можно осуществить на элементе И, а частичной суммы - на элементе исключающее ИЛИ (И2ЛИ).

В полусумматоре не учитывается перенос из младшего разряда.

 

 

Рис. 26. Структурная схема полусумматора на логических элементах

 

 

Рис. 27. Условное обозначение полусумматора

 

Если в сумматоре учитывается перенос из младшего разряда в старший, то это полный сумматор.

Операции сложения и вычитания начинаются с младших разрядов. При сложении двух единиц в одном разряде записывается 0 и образуется 1 переноса в следующий разряд, которая складывается с числами этого разряда.

10110+1001=11111.

Сумматор выполняет арифметическое сложение, в противовес логическому (операции дизъюнкции).

Полный сумматор может быть синтезирован на основе двух полусумматоров и логического вентиля ИЛИ:

 

 

Рис. 28. Пример построения полного сумматора из двух полусумматоров

 

Синтез полного сумматора на логических элементах

В полусумматоре не учитывается перенос из младшего разряда. Он может применяться для сложения чисел только в нулевом разряде. Если в сумматоре учитывается перенос из младшего разряда в старший, то это полный сумматор. Он осуществляет арифметическое сложение одноразрядных двоичных чисел а; и Ь; и числа с; переноса из младшего разряда, образуя на выходах значения суммы S; и число переноса в старший разряд с+1. Такая операция осуществляется при сложении многоразрядных чисел.

Аi, Вi - складываемые числа;

Si - результат арифметического сложения в данном разряде;

Сi - перенос из младшего разряда;

Ci+1 - перенос в следующий разряд.

Для построения полного сумматора необходимо 1 элемент 4 И-НЕ, 5 элементов 3 И-НЕ, 3 элемента 2И-НЕ и 3 инвертора, т.е. всего 12 вентилей.

 

 

 

Рис. 29. Построение схемы полного сумматора на логических вентилях

Сумматор параллельного действия с последовательным переносом

Из одноразрядного сумматора можно построить сумматор параллельного действия с последовательным переносом на любое количество разрядов.

 

 

Рис. 30. Построение сумматора параллельного действия с последовательным переносом

 

При подаче слагаемых цифры их разрядов поступают на соответствующий одноразрядный сумматор. Каждый из одноразрядных сумматоров формирует на своих выходах цифру соответствующего разряда суммы и перенос, передаваемый на вход одноразрядного сумматора, следующего, более старшего разряда.

 

Параллельный сумматор с параллельным переносом

Данный сумматор разработан для получения максимального быстродействия, не имеет последовательного переноса. Во всех разрядах результаты вырабатываются одновременно, параллельно во времени. Сигнал переноса для данного разряда формируется специальными схемами, на входы которых поступают все переменные, необходимые для выработки переноса. К этим величинам относятся внешний входной перенос (если он есть) и значения всех разрядов слагаемых, младших относительно данного.

 

 

Рис. 31. Построение параллельного сумматора с параллельным переносом

 

Одноразрядные сумматоры для каждого разряда здесь упрощены, т. к. от них выход переноса не требуется, достаточно одного выхода сумматора.

 

17.9. Цифровые компараторы

 

Компаратор - это устройство, предназначенное для сравнения двух чисел А и В, каждое из которых представлено в двоичной форме исчисления входными сигналами.

Простейший компаратор производит проверку равенства двух чисел. Два числа равны, если равны все соответствующие разряды этих двух чисел. Сравнение начинается со старшего разряда. Если два числа равны, то выход компаратора у=1; если нет, то у=0.

 

 

Рис. 32.Условное обозначение цифрового компаратора

 

Работа компаратора описывается уравнением - функция равнозначности. Построение компаратора на логических элементах:

 

 

Рис. 33. Схема цифрового компаратора на логических элементах

 

Более универсальны компараторы, которые помимо констатации равенства двух чисел могут установить, какое из них больше. Простейшая задача состоит в сравнении двух одноразрядных чисел A и В. Такое сравнение реализуется переключательными функциями:

,

,

.

Схема подобного компаратора на один разряд выглядит следующим образом:

 

 

Рис. 34.Схема цифрового компаратора, определяющего, какое из чисел больше

 

При сравнении многоразрядных чисел алгоритм такой: сначала сравнивают значения старших разрядов; если они различны, то эти разряды и определяют результат сравнения. Если же они равны, то необходимо сравнивать следующие за ним более младшие разряды и т. д.

 

17.10. Преобразователь кода для семисегментной индикации

Один из способов цифровой индикации состоит в следующем. Имеется семь сегментов.

 

 

Рис. 35. Преобразователь кода семисегментный

 

Так выглядит индикатор. Изображение символов в индикаторе формируется высвечиванием необходимой комбинации сегментов. Смена изображений достигается путем соответствующей коммутации сегментов.

Десятичные цифры, отображение которых необходимо вызвать, задаются обычно в двоичном коде. Через Y1..Y7 обозначим управляющие импульсы. Если элемент светится, то он находится в состоянии «1», если нет - «0».

Однако управление цифровым индикатором осуществляется, как правило, по несколько иному алгоритму. Управление осуществляется следующим образом: уровень логической единицы на входе индикатора вызывает его погашение.

Например, чтобы увидеть цифру «6» необходимо: y2=1, Z2=0; т.е. .

 

 

 

 

 

 

 

 

Используя эти выражения можно построить схему преобразователя кода

 

 

Рис. 36. Схема преобразователя кода для семисегментного индикатора

 

17.11. Асинхронный RS-триггер с прямыми входами

 

Схема триггера, выполненного на двух логических элементах 2ИЛИ-НЕ. Он содержит два информационных входа R(Reset) и S(Set), а правила его функционирования определяются таблицей:

 

 

Рис. 37. Структурная схема асинхронного RS-триггера на логических элементах ИЛИ-НЕ

 

Таблица 12

Таблица истинности

Такт Такт
       
   
* *

 

Из таблицы следует, что комбинация входных сигналов не изменяет состояния триггера. Комбинация входных сигналов переводит RS-триггер в единичное состояние. Поэтому вход S называют единичным входом: появление логической 1 на его входе гарантирует наличие логической 1 на прямом выходе триггера независимо от его первоначального состояния. Комбинация входных сигналов обеспечивает нулевое состояние триггера. По этой причине вход R называют нулевым входом.

- запрещённая комбинация, т.к. при ней нарушается логика триггера.

Переключение триггера под действием входных сигналов описывается таблицей переключений либо характеристическим уравнением.