Типы выходных каскадов цифровых элементов

РАЗДЕЛ 3. ОСНОВЫ ЦИФРОВОЙ СХЕМОТЕХНИКИ

ЛЕКЦИИ

Структурный и функциональный подходы к гендеру

 

Структурный подход – выделение гендерных хар-к из аморфного определения пола;

функциональный – гендер как сис-ма познания окружающей действительности, все явл-я мы пытаемся разделить на 2 класса. Особенности восприятия пола: поляризация, иерархичность. Отсутствие чувствительности к индивидуальным различиям (пр.: если Ж хочет строить карьеру, ее будут обвинять в карьеризме, а не воспринимать как индивидуума). Биодетерменизм

по курсу «Основы проектирования электронных вычислительных средств»

для студентов специальности I-40 02 02

«Электронные вычислительные средства»

дневной формы обучения

Часть 2

Разработчик: доц. кафедры ЭВС Качинский М.В.

Минск 2009

СОДЕРЖАНИЕ

РАЗДЕЛ 3. ОСНОВЫ ЦИФРОВОЙ СХЕМОТЕХНИКИ.. 3

Тема 13. Особенности проектирования цифровых устройств на интегральных микросхемах 3

1. Модели и система параметров логических элементов. 3

2. Типы выходных каскадов цифровых элементов. 9

3. Паразитные связи цифровых элементов по цепям питания. 14

4. Типовые ситуации при построении цифровых устройств на интегральных микросхемах 16

5. Согласование уровней сигналов. 20

6. Элементы индикации. 26

Тема 14. Комбинационные функциональные узлы.. 28

1. Риски в комбинационных схемах. 28

2. Дешифраторы, шифраторы, преобразователи кодов. 30

3. Мультиплексоры, демультиплексоры.. 37

4. Компараторы.. 42

Тема 15. Последовательностные функциональные узлы.. 45

1. Синхронизация в цифровых устройствах. 45

2. Регистры.. 53

3. Счетчики и пересчетные устройства. 56

РАЗДЕЛ 2. АРИФМЕТИЧЕСКИЕ ОСНОВЫ ЭВС.. 60

Тема 5. Формы представления чисел в ЭВС и их кодирование. 60

Тема 6. Двоичная арифметика с фиксированной запятой. 79

Тема 7. Двоичная арифметика с плавающей запятой. 101

Тема 8. Десятичная арифметика. 103

Тема 10. Типовые комбинационные схемы.. 105

Тема 11. Триггеры.. 109

Тема 12. Типовые последовательностные схемы.. Ошибка! Закладка не определена.

РАЗДЕЛ 4. КОМПОНЕНТЫ ЦИФРОВЫХ УСТРОЙСТВ.. 113

Тема 13. ИМС памяти. 113

Тема 14. Программируемые логические интегральные схемы.. 124

 

Тема 13. Особенности проектирования цифровых устройств
на интегральных микросхемах

1. Модели и система параметров логических элементов

Элементная база цифровых устройств

В 1958 году двое учёных, живущих в совершенно разных местах, изобрели практически идентичную модель интегральной схемы. Один из них, Джек Килби, работал на Texas Instruments, другой, Роберт Нойс, был одним из основателей небольшой компании по производству полупроводников Fairchild Semiconductor. Обоих объединил вопрос: «Как в минимум места вместить максимум компонентов?». Транзисторы, резисторы, конденсаторы и другие детали в то время размещались на платах отдельно, и учёные решили попробовать их объединить на одном монолитном кристалле из полупроводникового материала. Только Килби воспользовался германием, а Нойс предпочёл кремний. В 1959 году они отдельно друг от друга получили патенты на свои изобретения – началось противостояние двух компаний, которое закончилось мирным договором и созданием совместной лицензии на производство чипов. После того как в 1961 году Fairchild Semiconductor Corporation пустила интегральные схемы в свободную продажу, их сразу стали использовать в производстве калькуляторов и компьютеров вместо отдельных транзисторов, что позволило значительно уменьшить размер и увеличить производительность. Первая в СССР полупроводниковая интегральная микросхема была разработана в начале 1960 года в НИИ-35 (затем переименован в НИИ «Пульсар») коллективом, который в дальнейшем был переведён в НИИМЭ (Микрон). Создание первой отечественной кремниевой интегральной схемы осуществлялось в рамках проекта по разработке и производству с военной приёмкой серии интегральных кремниевых схем ТС-100 (37 элементов – эквивалент схемотехнической сложности триггера, аналог американских ИС серии SN-51 фирмы Texas Instruments). Образцы-прототипы и производственные образцы кремниевых интегральных схем для воспроизводства были получены из США. Работы проводились НИИ-35 и Фрязинским заводом по оборонному заказу для использования в автономном высотомере системы наведения баллистической ракеты. Разработка включала шесть типовых интегральных кремниевых планарных схем серии ТС-100 и с организацией опытного производства заняла в НИИ-35 три года (с 1962 по 1965 год). Ещё два года ушло на освоение заводского производства с военной приёмкой во Фрязино (1967 год).

Элементную базу цифровых устройств (ЦУ) составляют интегральные микросхемы (ИМС) или просто интегральные схемы (ИС).

В СССР были предложены следующие названия микросхем в зависимости от степени интеграции (указано количество элементов для цифровых схем): § малая интегральная схема (МИС) – до 100 элементов в кристалле; § средняя интегральная схема (СИС) – до 1000 элементов в кристалле; § большая интегральная схема (БИС) – до 10000 элементов в кристалле; § сверхбольшая интегральная схема (СБИС) – до 1 миллиона элементов в кристалле; § ультрабольшая интегральная схема (УБИС) – до 1 миллиарда элементов в кристалле; § гигабольшая интегральная схема (ГБИС) – более 1 миллиарда элементов в кристалле. В настоящее время термины УБИС и ГБИС практически не используются, и все схемы с числом элементов, превышающим 10000, относят к классу СБИС, считая УБИС и ГБИС его подклассами.

Характеристикой сложности ИС является уровень интеграции, оцениваемый либо числом базовых логических элементов, либо числом транзисторов, которые могут быть реализованы на кристалле. Различия в уровне интеграции делят ИС на несколько категорий: малые (МИС), средние (СИС), большие (БИС) и сверхбольшие (СБИС) интегральные схемы. Практическое использование находят все категории.

МИС реализуют простейшие логические преобразования и обладают универсальностью. Даже с помощью одного типа логического элемента (например, И-НЕ) можно построить любое ЦУ. В виде СИС выпускаются в готовом виде функциональные узлы такие, как регистры, счетчики, дешифраторы, сумматоры и т. п. Номенклатура СИС должна быть более широкой и разнообразной, так как их универсальность снижается. В развитых сериях стандартных ИС насчитываются сотни типов СИС.

БИС и СБИС позволяют размещать на одном кристалле схемы с тысячами и миллионами логических элементов. Однако при этом для ИС с жесткой структурой чрезвычайно обострятся проблема снижения универсальности, т.к. приходится производить большое число типов ИС при снижении объема производства каждого из типов. Это непомерно увеличивает их стоимость, так как высокие затраты на проектирование БИС/СБИС относятся к небольшому объему их выпуска. Выход из возникшего противоречия был найден на пути переноса специализации микросхем в область программирования. В виде БИС/СБИС выпускаются микропроцессорные ИС и ИС с программируемой структурой.

Микропроцессор способен выполнять команды, входящие в его систему команд. Меняя последовательность команд (программу), можно решать различные задачи на одном и том же микропроцессоре. Иначе говоря, в этом случае структура аппаратных средств не связана с характером решаемой задачи. Это обеспечивает микропроцессорам массовое производство с соответствующим снижением стоимости.

В виде БИС/СБИС с программируемой структурой потребителю предлагается кристалл, содержащий множество логических блоков, межсоединения для которых назначает сам проектировщик. Промышленность получает возможность производить кристаллы массовым тиражом, не адресуясь к отдельным потребителям. Проектировщик сам программирует структуру ИС соответственно своему проекту. Разработан целый спектр методов программирования связей между блоками и элементами кристалла.

Два указанных типа ИС имеют большие различия. Микропроцессоры реализуют последовательную обработку информации, выполняя большое число отдельных действий, соответствующих командам, что может не обеспечить требуемого быстродействия. В БИС/СБИС с программируемой структурой обработка информации происходит без разбиения этого процесса на последовательно выполняемые элементарные действия. Задача решается целиком, ее характер определяет структуру устройства. Преобразование данных происходит одновременно во многих частях устройства. Сложность устройства зависит от сложности решаемой задачи, чего нет в микропроцессорных системах, где сложность задачи влияет лишь на программу, а не на аппаратные средства ее выполнения.

Таким образом, БИС/СБИС с программируемой структурой могут быстрее решать задачи, сложность которых ограничена уровнем интеграции микросхем, а микропроцессорные средства – задачи неограниченной сложности, но с меньшим быстродействием. Оба направления развиваются параллельно, причем могут использоваться одновременно, что открывает перспективы дальнейшего улучшения технико-экономических показателей создаваемой на них аппаратуры.

ИС широкого применения изготовляются по различным технологиям, основными их которых являются КМОП (CMOS) и ТТЛ (TTL) различного типа. Элементы КМОП обладают рядом уникальных параметров: малая потребляемая мощность при невысоких частотах переключения, высокая помехоустойчивость, широкие допуски на величину питающих напряжений, высокое быстродействие при небольших емкостных нагрузках. Эти элементы используются в схемах внутренних областей БИС/СБИС. За ТТЛ элементами осталась в основном область периферийных схем, где требуется передача сигналов по внешним цепям, испытывающим значительную емкостную нагрузку.

С ростом уровня интеграции ИС значительно усложняется проектирование систем на их основе. Задачей разработки становится составление блоков из субблоков стандартного вида путем правильного их соединения. Успешное проектирование требует хорошего знания номенклатуры и параметров элементов, узлов и устройств цифровой аппаратуры и привлечения систем автоматизированного проектирования (САПР) для создания сложных систем.

Простейшие модели логических элементов

Даже самые сложные преобразования цифровой информации, в конечном счете, сводятся к простейшим операциям над логическими переменными 0 и 1. Такие операции реализуются логическими элементами в соответствии с формулами алгебры логики. В функциональных (идеализированных) схемах логические элементы могут быть представлены простейшими моделями в виде условных графических обозначений (УГО) (рис. 1, а). УГО – прямоугольники, в которых ставится символ выполняемой операции, а на линиях входных и выходных переменных могут изображаться индикаторы инверсии (кружки), если данная переменная входит в формулу зависимости выходной переменной от входных в инверсном виде.

 

а б

Рис. 1

В реальных условиях логические переменные 0 и 1 отображаются, как правило, двумя различными уровнями напряжения: и . Переход от логических переменных к электрическим сигналам ставит вопрос о логических соглашениях. Необходимо условиться, какой из двух уровней напряжения принять за и за . Существуют соглашения положительной и отрицательной логики. В положительной логике , а в отрицательной . Один и тот же элемент, в зависимости от принятого логического соглашения, выполняет различные логические операции. Переход от операции в положительной логике к операции в отрицательной производится инвертированием всех переменных.

В дальнейшем, если не оговорено иное, будем пользоваться соглашением положительной логики.

Наряду с обозначениями и могут быть использованы и обозначения высокого и низкого уровней напряжения соответственно как Н (High) и L (Low).

Одни и те же преобразования логических переменных можно задать в различных базисах: с помощью операций И, ИЛИ, НЕ (булевский базис), операции И-НЕ (базис Шеффера), операции ИЛИ-НЕ (базис Пирса), а также многими другими способами. Выбор базиса зависит от простоты реализации той или иной операции с помощью электрических схем данной схемотехно-логии. Чаще всего встречаются базисы Шеффера и Пирса. В развитых сериях стандартных ИС наряду с базовыми логическими элементами обычно имеется и ряд других, выполняющих другие логические операции.

Быстродействие или даже работоспособность ЦУ зависит от задержек сигналов в логических элементах и линиях связей между ними. Реальные переходные процессы в логических элементах достаточно сложны, и в моделях они отображаются с той или иной степенью упрощения. В простейшей модели динамические свойства элемента отражаются введением в его выходную цепь элемента задержки сигнала на фиксированное время t_з (рис. 1, б). Такая модель является грубой и не учитывает ряд существенных факторов: технологического разброса задержек элементов, зависимости их от направления переключения элемента (из 0 в 1 или из 1 в 0), зависимости их от емкостной нагрузки, которая может быть резко выраженной и т.д. Однако, несмотря на это в силу простоты такая модель применяется на практике. Например, для элементов КМОП задержка пропорциональна емкости нагрузки. Кроме того, простейшая модель не учитывает также фильтрующих свойств реальных элементов, благодаря которым короткие входные импульсы, обладающие малой энергией, не способны вызвать переключение элемента.

Применение более точных моделей задержек сопровождается усложнением расчетов при анализе работы ЦУ и характерно для САПР.

Для правильного проектирования и эксплуатации ЦУ необходимо знать систему параметров логических элементов (статических и динамических).

Статические параметры логических элементов

Важнейшими статическими параметрами являются четыре значения напряжений и четыре значения токов.

Четыре значения напряжений задают границы отображения переменных (0 и 1) на выходе и входе элемента. Для нормальной работы элемента требуется, чтобы входное напряжение, отображающее логическую 1, было достаточно высоким, а напряжение, отображающее 0, – достаточно низким. Эти требования задаются параметрами и . Входные напряжения данного элемента есть выходные напряжения предыдущего (источника сигналов). Уровни, гарантируемые на выходе элемента при соблюдении допустимых нагрузочных условий, задаются параметрами и . Выходные уровни должны быть несколько лучше входных, чтобы обеспечивать определенную помехоустойчивость элемента. Для уровня опасны отрицательные помехи, снижающие его, причем допустимая статическая помеха (т.е. помеха любой длительности) равна

.

Для уровня опасны положительные помехи, причем допустимая статическая помеха равна

.

Четыре значения токов – входные и выходные токи в обоих логических состояниях. При высоком уровне выходного напряжения из элемента-источника ток вытекает, цепи нагрузки ток поглощают. При низком уровне выходного напряжения элемента-источника ток нагрузки втекает в этот элемент, а из входных цепей элементов-приемников токи вытекают. Зная токи и , характеризующие возможности элемента-источника сигнала, и токи и , потребляемые элементами-приемниками, можно контролировать соблюдение нагрузочных ограничений, обязательное для всех элементов схемы ЦУ.

Коэффициент объединения по входу I задает максимальное число входов элемента, т. е. максимальное число элементов, выходы которых могут быть объединены через входы данного. В конкретной схеме у некоторых элементов могут быть использованы не все входы.

Коэффициент объединения по выходу (коэффициент разветвления) F задает максимальное число входов элементов, которые могут быть соединены с выходом данного элемента без нарушения режима его работы. Если некоторый элемент в схеме оказался перегруженным по выходу, то необходимо произвести эквивалентное преобразование схемы с целью его разгрузки. Это преобразование сводится либо к введению в схему усилителя, либо к дублированию данного элемента.

Быстродействие логических элементов

Быстродействие логических элементов определяется скоростями их перехода из одного состояния в другое. Быстродействие ЦУ определяется задержками сигналов, как в логических элементах, так и в цепях их межсоединений.

Длительности характерных этапов переходных процессов при переключении логического элемента отсчитываются по так называемым измерительным уровням (на рис. 2 показаны временные диаграммы переключения инвертирующего логического элемента).

Моментом изменения логического сигнала считают момент достижения им порогового уровня . Часто за пороговый уровень принимают середину логического перепада сигнала, т.е. . Иногда пороговый уровень указывается более точно в паспортных данных элемента. На временных диаграммах показаны задержки распространения сигнала при изменении выходного напряжения элемента от до и обратно ( и ). Очень часто для упрощения расчетов пользуются усредненным значением задержки распространения сигнала . Следует обратить внимание на то, что усреднение согласно приведенному соотношению не относится к технологическому разбросу задержек. Также следует заметить, что справочные данные о задержках соответствуют определенным условиям измерений, указанным в справочниках. Если условия работы элемента отличаются от условий измерения, то может потребоваться коррекция справочных данных.

Длительность логического перепада сигнала (фронта или среза) определяется между уровнями сигнала, которые отличаются от значений и на величину , где – фактическое значение перепада наряжения (на рис. 2 показана длительность фронта входного сигнала ).

 

Рис. 2

На быстродействие ЦУ влияют также емкости, на перезаряд которых требуются затраты времени. В справочных данных приводятся входные и выходные емкости логических элементов, знание которых позволяет подсчитать емкости нагрузки в узлах схемы. Для подключаемой к выходу элемента емкости приводятся два значения: номинальная емкость (L от Load) и предельно допустимая емкость . Первая емкость соответствует условиям измерения задержек сигналов, так что именно для нее справедливы значения задержек сигналов, приведенные в справочных данных. Если реальная нагрузочная емкость отличается от номинальной, то изменятся и значения задержек. Значения реальных задержек можно оценить с помощью соотношения

,

где – номинальное значение задержки; ; С – фактическое значение нагрузочной емкости; k – коэффициент, величина которого задается для каждой серии элементов индивидуально.

Предельно допустимая емкость указывает границу, которую нельзя нарушать, поскольку при этом работоспособность элемента не гарантируется.

При подсчете емкостей в узлах ЦУ учитываются и емкости межсоединений (монтажные емкости).

Мощности потребления логических элементов

При разработке ЦУ требуется оценивать мощности их потребления, чтобы сформулировать требования к источникам питания и конструкции теплоотвода. При этом суммируются мощности, рассеиваемые логическими и другими элементами схемы, а также межсоединениями.

Мощности, потребляемые элементами, делят на статические и динамические. Статическая мощность потребляется элементом, который не переключается. При переключении потребляется дополнительно динамическая мощность, которая пропорциональна частоте переключения элемента. Таким образом, полная мощность зависит от частоты переключения элемента, что и следует учитывать при ее подсчете.

Цифровые элементы (логические, запоминающие, буферные) могут иметь выходы следующих типов:

1) логические;

2) с открытым коллектором (стоком);

3) с третьим состоянием;

4) с открытым эмиттером (истоком).

Наличие четырех типов выходов объясняется различными условиями работы элементов в логических цепях, в магистрально-модульных микропроцессорных системах и т. д.

Логический выход

Логический выход формирует два уровня выходного напряжения ( и ). Выходное сопротивление логического выхода стремятся сделать малым, способным развивать большие токи для перезаряда емкостных нагрузок и, следовательно, получения высокого быстродействия элемента. Такой тип выхода имеют большинство логических элементов, используемых в комбинационных схемах.

Схемы логических выходов элементов ТТЛ и КМОП подобны двухтактным каскадам – в них оба фронта выходного напряжения формируются с участием активных транзисторов, работающих противофазно, что обеспечивает малые выходные сопротивления при любом направлении переключения выхода (рис. 3, а).

Особенность таких выходов состоит в том, что их нельзя соединять параллельно. Во-первых, это создает логическую неопределенность, т. к. в точке соединения выхода, формирующего логическую единицу, и выхода, формирующего логический нуль, не будет нормального результата. Во-вторых, при соединении выходов, находящихся в различных логических состояниях, возникает уравнительный ток, который вследствие малых величин выходных сопротивлений может достигать достаточно большой величины, что может вывести из строя элементы выходной цепи.

 

а б

Рис. 3

Вторая особенность логического выхода двухтактного типа связана с протеканием через оба транзистора коротких импульсов тока при переключениях из одного логического состояния в другое. Эти токи протекают от источника питания на общую точку («землю»). В статических состояниях таких токов быть не может, так как транзисторы Т1 и Т2 работают в противофазе, и один из них всегда заперт. Однако в переходном процессе из-за некоторой несинхронности переключения транзисторов возникает кратковременная ситуация, в которой проводят оба транзистора, что и порождает короткий импульс сквозного тока значительной величины (рис. 3, б).

Элементы с тремя состояниями выхода

Элементы с тремя состояниями выхода (типа ТС) кроме логических состояний 0 и 1 имеют состояние «отключено», в котором ток выходной цепи пренебрежимо мал. В это третье состояние элемент переводится специальным управляющим сигналом, обеспечивающим запертое состояние обоих транзисторов выходного каскада (Т1 и Т2 на рис. 3, а). Сигнал управления элементом типа ТС обычно обозначается как ОЕ (Output Enable). При наличии разрешения (ОЕ = 1) элемент работает как обычно, выполняя свою логическую операцию, а при его отсутствии (ОЕ = 0) переходит в состояние «отключено». В ЦУ широко используются буферные элементы типа ТС для управляемой передачи сигналов по тем или иным линиям. Буферы могут быть неинвертирующими или инвертирующими, а сигналы ОЕ – с активным высоким или низким уровнем, что приводит к наличию четырех типов буферных каскадов (рис. 4). Выходы типа ТС отмечаются в обозначениях элементов значком треугольника, как на рис. 4, или буквой Z.

Выходы типа ТС можно соединять параллельно при условии, что в любой момент времени активным может быть только один из них. В этом случае отключенные выходы не мешают активному формировать сигналы в точке соединения выходов. Эта возможность позволяет применять элементы типа ТС в магистрально-модульных микропроцессорных и иных системах, где многие источники информации поочередно пользуются одной и той же линией связи.

 

Рис. 4

Элементы типа ТС сохраняют такие достоинства элементов с логическим выходом как быстродействие и высокая нагрузочная способность. Поэтому они являются основными в указанных выше применениях. В то же время они требуют обязательного соблюдения условия отключения всех выходов, соединенных параллельно, кроме одного. Нарушение этого условия может привести даже к выходу из строя самих элементов.

Выход с открытым коллектором

Элементы с открытым коллектором имеют выходную цепь, заканчивающуюся одиночным транзистором, коллектор которого не соединен с какими-либо цепями внутри микросхемы (рис. 5, а). Транзистор управляется от предыдущей части схемы элемента так, что может находиться в насыщенном или запертом состоянии. Насыщенное состояние соответствует логическому нулю, запертое – логической единице.

 

а б

Рис. 5

Насыщение транзистора обеспечивает на выходе напряжение (малое напряжение насыщения «коллектор-эмиттер» ). Запирание транзистора какого-либо уровня напряжения на выходе элемента не задает, выход при этом имеет фактически неизвестный «плавающий» потенциал, так как не подключен к каким-либо цепям схемы элемента. Поэтому для формирования высокого уровня напряжения при запирании транзистора на выходе элемента с открытым коллектором (типа ОК) требуется подключать внешний резистор (или другую нагрузку), соединенный с источником питания.

Несколько выходов типа ОК можно соединять параллельно, подключая их к общей для всех выходов цепочке – R (рис. 5, б). При этом можно получить режим поочередной работы элементов на общую линию, как и для элементов типа ТС, если активным будет лишь один элемент, а выходы всех остальных окажутся запертыми. Если же разрешить активную работу нескольких элементов, выходы которых соединены, то можно получить дополнительную логическую операцию, называемую операцией монтажной логики. В этом случае высокое напряжение на общем выходе возникает только при запирании всех транзисторов, так как насыщение хотя бы одного из них снижает выходное напряжение до уровня . Таким образом, для получения логической единицы на выходе требуется единичное состояние всех выходов, т. е. выполняется монтажная операция И для положительной логики (для отрицательной логики реализуется операция монтажное ИЛИ).

В обозначениях элементов с ОК после символа функции ставится ромб с черточкой снизу (рис. 5, б).

При использовании элементов с ОК в магистрально-модульных структурах требуется разрешать или запрещать работу того или иного элемента. Для элементов типа ТС это делалось с помощью специального сигнала ОЕ. Для элементов типа ОК в качестве входа ОЕ может быть использован один из обычных входов элемента. Если речь идет об элементе И-НЕ, то, подавая уровень 0 на любой из входов, можно запретить работу элемента, поставив его выход в разомкнутое состояние независимо от состояния других входов. Уровень 1 на этом входе разрешит работу элемента.

Положительной чертой элементов с ОК при работе в магистрально-модульных системах является их защищенность от повреждений из-за ошибок управления, приводящих к одновременной выдаче на шину нескольких слов, а также возможность реализации дополнительных операций монтажной логики. Недостатком таких элементов является большая задержка переключения из 0 в 1. При этом переключении происходит заряд выходной емкости сравнительно малым током резистора R. Сопротивление резистора нельзя сделать слишком малым, так как это привело бы к большим токам выходной цепи в статическом режиме при насыщенном состоянии выходного транзистора. Поэтому положительный фронт выходного напряжения формируется относительно медленно с постоянной времени . До порогового напряжения (до середины полного перепада напряжения) экспоненциально нарастающий сигнал изменится за время , что и составляет задержку переключения .

При работе с элементами типа ОК необходимо задавать сопротивление резистора R, которое не является стандартным, а определяется для конкретных условий. Анализ статических режимов задает ограничения величины сопротивления снизу и сверху. Значение сопротивления резистора R выбирается в этом диапазоне с учетом быстродействия схемы и потребляемой ею мощности.

Ограничение снизу величины сопротивления резистора связано с тем, что ее уменьшение может вызвать перегрузку насыщенного транзистора по току. На рис. 6, а показан режим, в котором нулевое состояние выхода схемы обеспечивается элементом 1 с ОК. Из этого рисунка видно, что через выход элемента 1 протекает суммарный ток, складывающийся из токов резистора, входных токов логических элементов (ЛЭ1...ЛЭn) и токов выходов запертых транзисторов элементов с ОК 2...m

,

где – входные токи элементов-приемников сигнала при низком уровне входных напряжений; – токи запертых выходов ОК (обычно пренебрежимо малые); – ток резистора.

 

а б

Рис. 6

Чтобы ток выхода элемента 1 не превысил допустимого значения, следует соблюдать следующее условие

;

.

Откуда .

Ограничение сверху величины сопротивления резистора связано с необходимостью гарантировать достаточно высокий уровень напряжения , формируемого в схеме при запертом состоянии всех выходов элементов с ОК: . Из схемы (рис. 6, б) видно, что

;

.

Из полученных выражений следует

;

.

Откуда .

Из полученного диапазона значений сопротивления резистора проектировщик должен выбрать некоторое конкретное значение. Выбор вблизи нижней границы улучшает быстродействие схемы, а выбор вблизи верхней уменьшает потребляемую схемой мощность.

Выход с открытым эмиттером

Выход с открытым эмиттером характерен для элементов типа ЭСЛ (эмиттерно-связанная логика). Элементы ЭСЛ обеспечивают максимальное быстродействие, но ценой повышения потребляемой мощности, что снижает достижимый уровень интеграции. В настоящее время элементы типа ЭСЛ практически не используются.