Принципы дешифрации и выполнения команд блока многочастотного приемника на базе TMS320VC5402

Для связи с шиной данных в блоке используется регистр данных. Регистр

данных представляет собой пару 16-разрядных буферных регистров,

включенных навстречу друг другу, один из которых служит для передачи

информации из блока в БУК, а другой – для передачи команд и данных из БУК

в блок, а также для преобразования уровней из 5В в 3,3В. Передача

информации через шинные формирователи происходит при наличии

следующих управляющих сигналов: низкий уровень сигнала SEL#, который

определяет обращение со стороны БУК к блоку путем сравнение на

компараторе поступившего из БУК адреса по линиям адреса A4#, A7#...A10# с

конструктивным адресом блока S0...S3, задаваемым при монтаже кассеты;

низкий или высокий уровень сигнала RD# (формируется из сигнала IOR#,

поступающего по линии управления из БУК). В первом случае направление

передачи из блока в БУК, а во втором - из БУК в блок.

Запись и чтение информации в/из буферных регистров производится

сигналами управления, которые формируются двумя дешифраторами. Первый

дешифратор формирует сигнал чтения (HRD#) выходного буферного регистра

при приеме информации в БУК или сигнал записи (HWD#) во входной

буферный регистр при передаче информации из БУК. Формирование сигналов

происходит при совпадении следующих условий: на адресные входы подаются

2-ой и 1-ый разряды адреса (ADR2, ADR1), поступающие из БУК по линиям

адреса А2#, A1#, комбинация которых должна быть 00; на управляющие входы

подаются высокий уровень сигнала SEL и низкий уровень сигнала SEL#, а

также низкий уровень сигналов чтения RD# или записи WD#, поступающих из

БУК по линиям управления IOR#, IOW#, причем в первом случае формируется

сигнал чтения, а во втором - записи.

Аналогичным образом второй дешифратор формирует сигнал чтения

(TRD#) входного буферного регистра при приеме информации в блок или

сигнал записи информации (TWD#) в выходной буферный регистр при ее

передаче из блока. Формирование сигналов происходит при совпадении

следующих условий: на адресные входы подаются 1-ый и 0-ой разряды адреса с

ЦПС (A1, A0), комбинация которых должна быть 00; на управляющие входы

подаются низкий уровень сигнала ISTRB# с ЦПС и сигнал R/W#, высокий

уровень которого определяет чтение, а низкий - запись, причем в первом случае

формируется сигнал чтения, а во втором - записи.

С каждым буферным регистром связан свой флаг "буфер заполнен/буфер

пуст" (BF/BE), реализованные на триггерах. Установкой и сбросом флагов

управляют описанные выше сигналы чтения и записи. Каждый триггер

устанавливается в “1” по входу C, когда к соответствующему буферному

регистру обращается БУК (сигналы HWD# и HRD#), и сбрасывается в “0” по

входу R, при обращении от ЦПС (сигналы TRD# и TWD#). Состояние флагов

доступно ЦПС через входы прерывания INT0, INT1, на которые подаются

низкие уровни сигналов INT0#, INT1# и программно доступный вход BIO -

сигнал BIO#, сформированные на шинном формирователе из низких уровней

сигналов HTBE (готовность для чтения - входной буфер НЕ пустой), THBF

(готовность для записи - выходной буфер НЕ полон) и сигнала THBE

(готовность для записи - выходной буфер пустой).

Состояние этих флагов отражается также и в регистрах состояния блока,

информация из которых читается через формирователь в БУК (состояние

триггера "Загрузка" и флагов THBE, HTBF) и через формирователь в ЦПС

(состояние триггера "Загрузка" и флагов HTBE, THBF), причем последний

формирователь служит также для согласования уровней сигналов 5В и 3,3В.

Сигналы чтения регистров состояния (HRS#, TRS#) и записи в регистры

управления (HWC#, TWC#) также формируются на дешифраторах, при этом

комбинация на соответствующих адресных входах должна быть 01.