Основные режимы работы многоканального буферизированного последовательного порта.

Многоканальный буферизированный последовательный порт (McBSP) основан на стандартном интерфейсе последовательного порта, используемом в процессорах TMS320C2x, C20x, C5x и C54x. McBSP обеспечивает:

• Дуплексную связь

• Регистры с двойной буферизацией передачи и тройной буферизацией приема, которые позволяют организовать непрерывный поток данных

• Независимая синхронизация кадров и битов приемника и передатчика

• Прямой интерфейс с кодеками промышленного стандарта, микросхемами аналогового интерфейса (AICs) и другими А/Ц и Ц/А устройствами

• Внешний или программируемый внутренний генератор частоты сдвига

Кроме того, McBSP имеет следующие способности:

• Прямой интерфейс с:

o T1/E1

o совместимыми с MVIP и ST-BUS устройствами, включая:

MVIP

H.100

SCSA

o устройствами IOM-2

o устройствами AC97 (требующими многофазовой синхронизации кадров)

o устройствами IIS послушные устройства

o устройствами SPITM

• Многоканальная передача и прием до 128 каналов

• Широкий выбор форматов данных, включая 8, 12, 16, 20, 24 и 32 бита

• Сжатие и восстановление по m-Law и A-Law закону

• Передача 8-битных данных с младшего или старшего разряда

• Программируемая полярность импульсов синхронизации кадров и битов

• Программируемый внутренний генератор сигналов синхронизации

Работа и управление последовательными портами осуществляется через соответствующие регистры с отображением на память.

Многоканальный буферизированный последовательный порт состоит из канала передачи данных и канала управления, соединенных с внешними устройствами с помощью 7 выводов (рис. 7.7).

Обмен данными между устройством и McBSP выполняется через вывод передачи данных (DX) и вывод приема данных (DR). Управляющая информация в виде тактовой частоты и синхронизации фрейма передается через CLKX, CLKR, FSX и FSR. ’54x обменивается с McBSP через 16-битные управляющие регистры, доступные через внутреннюю периферийную шину.

ЦПУ или контроллер DMA читают принятые данные из регистров данных приемника (DRR[1,2]) и записывают передаваемые данные в регистры данных передатчика (DXR[1,2]). Записанные в DXR[1,2] данные выдвигаются на выход DX через сдвиговый регистр передатчика (XSR[1,2]). Соответственно, принимаемые через вход DR данные вдвигаются в сдвиговый регистр приемника (RSR[1,2]) и копируются в буферный регистр приемника (RBR[1,2]). Затем RBR[1,2] копируется в DRR[1,2], откуда может быть считан в ЦПУ или контроллер DMA.