Синхронные двоичные счетчики

 

Максимальным быстродействием обладают синхронные двоичные счетчики с параллельным переносом. Как отмечалось выше, в синхронных двоичных счетчиках входные импульсы подаются одновременно на входы синхронизации всех триггеров. Поэтому при поступлении очередного входного импульса будут одновременно переключаться те триггеры, на счетные входы которых до прихода входного импульса поступал единичный сигнал переноса.

Для построения логической схемы, синхронного счетчика с параллельным переносом составим таблицу состояний для i-го разряда и запишем логические функции, описывающие его функционирование, в СДНФ (таблица 8).

 

Таблица 8 — Таблица состояний для i-го разряда синхронного счетчика с параллельным переносом

 

Логические аргументы	Логические функции
Qi	Ci	Qi+1	Ci+1
Примечания «Qi» – предыдущее состояние триггера i – го разряда; «Ci» – перенос на счетном входе триггера i – го разряда; «Qi+1» – следующее состояние триггера i – го разряда; «Ci+1» – перенос в соседний старший разряд.

 

. (10)

 

(11)

Логическая функция (10) представляет собой уравнение T-триггера, поэтому в каждом разряде счетчика следует использовать Т-триггер. Логическая функция (11) показывает, что для формирования сигналов переносов в старшие разряды следует использовать конъюнкторы.

На основании логической функции (11) составим систему логических функций для четырехразрядного синхронного двоичного суммирующего счетчика с параллельным переносом. При этом следует помнить, что в любом синхронном двоичном счетчике триггер младшего разряда работает как асинхронный Т-триггер, поэтому на его счетный вход постоянно поступает единичный сигнал переноса С₀:

 

(12)

 

По системе логических функций (12) построим логическую схему синхронного двоичного суммирующего счетчика с параллельным переносом (рисунок 29).

 

 

Рисунок 29 – Логическая схема четырехразрядного синхронного двоичного суммирующего счетчика с параллельным переносом

 

Достоинством схемы (рисунок 29) является высокое быстродействие, так как сигналы переноса в старшие разряды формируются и передаются одновременно. Время установления кода составляет величину t_уст = t_{зд. тт}, а минимальный период входных импульсов — Т_­мин ≥ t_{зд. тт} + t_{зд. лэ}, где t_{зд. лэ} — время средней задержки одного конъюнктора. Таким образом, быстродействие синхронного счетчика с параллельным переносом не зависит от числа разрядов n.

С ростом числа разрядов (на рисунке 29 C₄ — перенос в старший разряд) реализация синхронных счетчиков затрудняется, так как требуются конъюнкторы с большим числом входов, растет нагрузка на выходы триггеров. Поэтому широкое распространение получили счетчики с групповой структурой, в которых счетчик разбивается на группы, связанные цепями межгруппового (последовательного) переноса. Внутри группы, содержащей обычно четыре разряда, организуется параллельный перенос, а между группами — последовательный (рисунок 30).

 

 

Рисунок 30 — Упрощенная логическая схема восьмиразрядного синхронного двоичного счетчика с групповым переносом

 

При единичном состоянии всех триггеров группы приход очередного входного сигнала создаст перенос из этой группы. Эта ситуация подготавливает межгрупповой конъюнктор (рисунок 30) к прямому пропусканию входного сигнала на следующую группу. В худшем для быстродействия случае, когда перенос происходит через все группы и поступает на вход последней, время установления определяется величиной t_уст = t_{зд. лэ} (m-1) + t_{зд. гр}, где m — число групп; t_{зд. гр} — время установления кода в группе.

Если уменьшить разрядность группы до единицы и использовать синхронные Т-триггеры, то получится схема синхронного счетчика с последовательным переносом (рисунок 31).

Схема относится к числу синхронных, так как все триггеры переключаются одновременно под действием входного сигнала. Однако по быстродействию эта схема существенно отличается от схемы с параллельным переносом, так как сигнал переноса передается по цепочке логических элементов И последовательно. Поэтому минимальный период входных импульсов определяется величиной: Т_­мин ≥ t_{зд. тт} + (n-2)t_{зд. лэ}.

 

 

Рисунок 31 — Логическая схема четырехразрядного синхронного двоичного суммирующего счетчика с последовательным переносом

 

В реверсивных счетчиках (рисунок 32) в межразрядных связях используются дополнительные логические элементы И-ИЛИ и управляющий сигнал (от англ. , т.е. прямо/обратно). При единичном значении сигнала счетчик работает в режиме прямого счета, а при нулевом — обратного счета.

 

 

Рисунок 32 — Логическая схема реверсивного синхронного двоичного счетчика с параллельным переносом

В стандартных сериях цифровых интегральных схем обычно имеется несколько вариантов двоичных счетчиков, выполненных в виде четырехразрядных групп (секций). Наращивание разрядности счетчиков легко выполнять путем последовательного включения секций по цепям переноса, организации параллельно-последовательных переносов (рисунок 30) или для более сложных счетчиков с двумя дополнительными управляющими входами разрешения счета CEP и разрешения переноса CET путем организации параллельных переносов и в группах между ними [6].

В качестве примера рассмотрим УГО микросхемы счетчика ЭКР1554ИЕ18 (рисунок 33). Работа счетчика поясняется таблицей состояний (таблица 9).

 

 

Рисунок 33 – Условное графическое обозначение микросхемы счетчика ЭКР1554ИЕ18

 

Таблица 9 — Таблица состояний микросхемы счетчика ЭКР1554ИЕ18

 

Входы	Выходы	Режим работы
		СЕР	СЕТ	С	Q3	Q2	Q1	Q0
	X	X	X	↑					Сброс на «0»
		X	X	↑	D3	D2	D1	D0	Предустановка
				↑	Счет (увеличение)	Счет
			X	↑	Без изменений	Хранение
		X		↑
	X	X	X	↓
Примечание – «Х» - произвольный уровень сигнала (0 или 1)

 

Особенностью синхронных двоичных счетчиков является наличие ситуаций с одновременным переключением всех его разрядов, например, для суммирующего счетчика при переходе от кодовой комбинации 11…1 к комбинации 00…0 при переполнении счетчика и выработке сигнала переноса. Одновременное переключение многих триггеров создает значительный токовый импульс в цепях питания цифровых устройств и может привести к сбою в их работе. Поэтому в БИС/СБИС программируемой логики имеется ограничение на разрядность двоичных счетчиков, например: n ≤ 16. При необходимости применения счетчика большей разрядности рекомендуется переходить к коду Грея, для которого переходы от одной кодовой комбинации к другой сопровождаются переключением всего одного триггера. Однако для получения результата счета в двоичном коде придется использовать дополнительный преобразователь кода.