Элементы с памятью (триггеры, счетчики)

Триггер - логическое устройство, способное хранить 1 бит данных. Название единицы информации 1 бит происходит от слов binary digit, т. е. двоичный разряд. К триггерным принято относить все устройства, имеющие два устойчивых состояния. В основе любого триггера находится кольцо из двух инверторов, показанное на рисунке 5.16, а. Общепринято это кольцо изображать в виде так называемой защелки, которая показана на рисунке 5.16, б. Принципиальная схема простейшего триггера-защелки, выполненного на двух инверторах резисторно-транзисторной логики, дана на рисунке 5.16, в. Цепи входного управления у этой защелки нет.

После подачи на триггер напряжения питания состояния его транзисторов могут быть равновероятны: либо насыщен транзистор VT1, a VT2 находится в состоянии отсечки, либо наоборот. Эти состояния устойчивы. Защелка не может работать как мультивибратор.

Пусть по каким-то причинам при включении питания на коллекторе одного из транзисторов, например, VT1, коллекторное напряжение снижается, тем самым уменьшается базовый ток I_б2 транзистора VT2, следовательно, падает и сила его коллекторного тока I_к2. Из-за этого на коллекторе VT2 напряжение U_и.п - I_к2 R_к2 должно повыситься. Если это так, то должен еще быстрее возрастать базовый ток I_б1 транзистора VT1, ускоряя его переход к состоянию насыщения. Этот процесс идет быстро, лавинообразно. Он называется регенеративным. Процесс окончится, когда перестанет изменяться коллекторный ток транзистора VT1 и он перейдет в состояние насыщения. Транзистор VT2 окажется в закрытом состоянии - отсечки.

 

Рисунок 5.16 - Кольцо из двух инверторов (а), изображение бистабильного элемента-защелки (б), схема двухтранзисторной защелки (в)

Дальнейшее изменение токов I_к1 и I_к2 станет невозможным. Поскольку защелка симметрична, выключая и включая питание U_и.п можно получить один из двух вариантов устойчивого состояния транзисторов в защелке. Если считать, что напряжение низкого уровня соответствует логическому 0, обнаруживаем, что запись данных в защелку способом включения и выключения питания даст равновероятный, а поэтому неопределенный результат: 1,0 или 0,1. Однозначную запись 1 бита информации в защелку можно осуществить, если снабдить ее цепями управления и запуска.

В настоящее время существует много разновидностей триггерных схем. Все они появились как результат разработки новых цепей запуска. Для записи данных, т. е. переключения состояния триггера, могут использоваться: статический запуск уровнями напряжения, запуск только одним, положительным или отрицательным перепадом импульса, а также запуск полным тактовым импульсом, когда используются его фронт и срез. Известны триггеры с подачей запускающего перепада через конденсатор, т. е. импульсный запуск только по переменной составляющей тактовой последовательности.

Для формирования сигналов управления триггерами используются часто логические элементы со свойствами триггера Шмитта.

5.4.1 Триггеры с RS-управлением

На рисунке 5.17, а показана принципиальная схема RS-триггера, которая содержит защелку (транзисторы VT1 и VT2), а также два раздельных статических входа управления (транзисторы VT3 и VT4). Эти входы управления называются R (reset - сброс) и S (set - установка). Иногда входы R и S называют по-другому: clear - очистка (сброс) и preset - предварительная установка соответственно. К входам раздельного статического запуска триггера R и S присоединены управляющие переключатели S1 и S2. Поскольку от каждого из них на входы можно подать напряжение низкого Н или высокого В уровней, то имеется четыре комбинации этих управляющих сигналов. Они перечислены в колонках R и S таблицы состояний RS-триггера (рисунок 5.17, б). Если от S1 и S2 подать на оба входа R и S напряжение низкого уровня (Н, Н), то транзисторы VT3 и VT4 открывающих токов не получат, будут разомкнуты и поэтому не смогут повлиять на состояние транзисторов защелки VT1 и VT2. Напряжения на выходах триггера Q и останутся без изменения. Это значит, что в триггере осталась информация, записанная ранее.

Рисунок 5.17 - RS-триггеры

Переведем движок переключателя S2 в положение В (высокое входное напряжение), оставив S1 в Н (низкое). Теперь транзистор VT4 будет открыт (насыщен), он приведет к появлению низкого напряжения на коллекторе присоединенного в параллель ему транзистора VT2. На входе будет также напряжение низкого уровня. Транзистор VT1 больше не получит от выхода открывающий базовый ток, поэтому он перейдет в состояние отсечки. По этой причине на выходе Q появляется напряжение высокого уровня (транзистор VT3 от переключателя S1 не получает открывающего тока и на состояние триггера не влияет). Данное состояние транзисторов VT1 и VT2 будет зафиксировано, защелкнуто, и не изменится при возврате переключателя S2 в положение Н.

Поменять напряжения на выходах Q и можно, если перевести движки переключателей S1 и S2 в положения В и Н соответственно (см. третью строку таблицы на рисунке 5.17, б). Наконец, возможно четвертое состояние переключателей S1 и S2: оба их движка переводятся в состояние В. Такой входной сигнал RS-триггер зафиксировать не может. Действительно, в этом случае, когда S1 = S2 = B, на обоих выходах Q и должно появиться напряжение низкого уровня. Но если S1 и S2 строго одновременно отсоединить от входов, триггер переключится в неопределенное состояние. Иначе, после исчезновения входного состояния В, В защелка не займет однозначного состояния. Таким образом, два логических уровня В, В одновременно на входы R и S подавать нельзя.

На рисунке 5.17, в показано функциональное обозначение RS-триггера, составленного из двух двухвходовых инверторов. Такой триггер можно строить на элементах и на элементах . На рисунке 5.17, г дана таблица логических состояний для RS-триггеров, построенных на элементах и . Строки состояний "Без изменений" и "Неопределенность" здесь меняются местами в зависимости от выбранного соответствия 1 и 0 напряжениям высокого и низкого уровня.

Таким образом, RS-триггер имеет два раздельных статических входа управления, чтобы можно было записывать и хранить 1 бит информации. Вместе с тем, известно, что триггерные ячейки - это основа многих динамических устройств, главные из которых: делители частоты, счетчики и регистры. В этих устройствах записанную ранее информацию по специальному сигналу, называемому тактовым, следует передать на выход и переписать в следующую ячейку. Для осуществления такого режима RS-триггер необходимо снабдить тактовым входом С (clock).

5.4.2 Триггеры с синхронным управлением

Предварительно рассмотрим принципиальную схему так называемого Т-триггера (toggle - переключатель), выполняющего лишь одну функцию: он может делить частоту тактовой, последовательности, подаваемой на вход С в 2 раза. Принципиальная схема Т-триггера, содержащего два инвертора DD1.1 и DD1.2 популярной в 50 - 60 годы резистивно-емкостной логики (РЕТЛ), показана на рисунке 5.18, а.

Схему тактового запуска здесь образуют два резисторно-диодных логических элемента И без инверсии (DD1.3 и DD1.4). Функциональная схема этого Т-триггера показана на рисунке 5.18, б. Для начала анализа работы Т-триггера положим, что в интервале времени от 0 до t₁ (рисунок 5.18, в) транзистор VT1 насыщен, его база получает избыточный ток от положительного полюса U_и.п через резисторы R_б1 и R_к2; транзистор VT2 разомкнут. Тогда на выходе Q напряжение низкого уровня не должно превышать 0,3 В. На выходе будет напряжение высокого уровня . Следовательно, диод VD2 надежно закрыт, поскольку на его катоде присутствует большой положительный потенциал.

return false">ссылка скрыта

Рисунок 5.18 - Триггер-делитель на два (Т-триггер)

Диод VD1 не закрыт. Обратим внимание также на то, что форсирующий конденсатор С_ф1 заряжён до напряжения, существенно превышающего напряжение на втором таком же конденсаторе С_ф2.

Таким образом, зная эти начальные условия, ждем прихода первого отрицательного перепада тактового импульса С в момент t₁. Вызванный им отрицательный перепад тока выведет транзистор VT1 из состояния насыщения, поскольку скачок отрицательного (закрывающего) базового тока пройдет через незакрытый диод VD1 и конденсатор С1. Отметим, что через закрытый диод VD2 скачок входного напряжения не может изменить состояние транзистора VT2. Поскольку скачок закрывающего базового тока транзистору VT1 был дан, должен уменьшиться и его коллекторный ток, что вызовет положительный перепад напряжения на коллекторе, т. е. на выходе Q. Далее, уже без влияния цепи запуска в RS-защелке происходит регенеративный процесс переброса, т. е. смены состояний транзисторов. Этот процесс идет однонаправленно и не останавливается с окончанием отрицательного перепада входного запускающего импульса С, что гарантируется неравенством начальных зарядов конденсаторов С_ф1 и С_ф2. Эти заряды мгновенно измениться не могут, поэтому конденсаторы С_ф1 и С_ф2 выполняют роль памяти предыдущего состояния. Но, как показал опыт, емкость форсирующих конденсаторов не должна превышать 30...50 пФ, чтобы процесс не гасился избыточным током запуска.

Таким образом, по окончании регенерации в RS-защелке на выходе Q напряжение будет высоким, а на - низким (отрезок времени от t₁ до t₂). В этот период изменилось состояние диодов, распределяющих тактовые перепады: VD1 теперь заперт, a VD2 открыт, т. е. именно он готов передать RS-защелке очередной отрицательный перепад тактовой последовательности импульсов С. После прихода в момент t₂ второго отрицательного перепада состояния выходов Q и вновь изменятся и закроется диод VD2, третий отрицательный перепад тактовой последовательности пройдет через диод VD1. Цикл работы Т-триггера на этом закончится.

Сигналы на выходах Q и имеют частоту повторения, в 2 раза меньшую, чем исходная тактовая последовательность С (сравните частоты повторения отрицательных фронтов на графиках U_c, U_q и (рисунок 5.18, в). Таким образом, Т-триггер делит частоту входного сигнала в 2 раза, переключается отрицательным перепадом тактового импульса. Запуск отрицательным перепадом отмечен знаком инверсии С, при котором выход триггера (счетчика) принимает инверсное первоначальному.

Заменим в схеме (рисунок 5.18, а) элементы И (DD1.3 и DD1.4) на двух-входовые инверторы. Получается принципиальная схема RST-триггера на элементах РТЛ (рисунок 5.19, а). Функциональная схема его приведена на рисунке 5.19, б, а таблица состояний на рисунке 5.19, в. При напряжении высокого уровня на входе (на входах R и S могут быть любые уровни) в промежуточных точках R' и S' появляются напряжения низкого уровня, поскольку насыщаются транзисторы VT6 и VT7. На RS-защелку (элементы DD1.3 и DD1.4) прохождение управляющих сигналов R и S запрещено. В защелке хранится предыдущее ее состояние.

Если одновременно на входы R и S подать напряжение высокого уровня, то в точках S' и R' будет напряжение низкого уровня, и действие тактового входа будет запрещено. На выходах отобразится предыдущее состояние защелки. Когда на входах R и S зафиксировано напряжение низкого уровня и такое же напряжение поступит на вход , в точках S' и R' появятся одновременно два напряжения высокого уровня. Такую логическую информацию RS-защелка не примет (неопределенность).

Рис 5.19 - RST-триггер на элементах РТЛ

Присутствующие на входах R и S взаимно противоположные уровни позволяют после прихода тактового импульса низкого уровня установить на выходах Q и наперед заданную комбинацию уровней: Q = H, = B, и наоборот.

Наиболее универсален JK-триггер. В его таблице состояний устраняется строчка неопределенности.

Предварительно рассмотрим принцип действия Т-триггера, построенного на элементах не с динамическими, а с потенциальными входами. Для этого включим в режиме Т-триггера ранее изученный RST-триггер (рисунок 5.19, б), но только с реализацией на ЛЭ типа И-НЕ.Схема такого включения показана на рисунке 5.20, а. По сравнению со схемой Т-триггера (рисунок 5.18, б) полярность связей выходов и входов здесь противоположная. Разделим схему Т-триггера на две части: RS-защелку (элементы DD1.3 и DD1.4 на рисунке 5.20, б) и логику управления (элементы DD1.1 и DD1.2 на рисунке 5.20, г).

Предположим, что схема (рисунок 5.20, а) построена на ТТЛ элементах, активный включающий уровень для которых - низкий. Тогда согласно таблице состояний R'S'-защелки (рисунок 5.20, в) входные уровни R' = S'= В не должны вызывать ее переброса. Для схемы управления на рисунке 5. 30, г напряжение высокого уровня, поданное на вход С, разрешает прохождение на выходы R' и S' сигналам Q и . При С=Н на выходах R' и S' установятся напряжения высокого уровня, которые не могут перебросить защелку (см. таблицу состояний на рисунке 5.20, в).

Рисунок 5.20 - Т-триггер с обратными связями через инверторы

В таблице состояний и на диаграмме сигналов на рисунке 5.20, д, е отмечены этапы работы Т-триггера.

На первом, исходном этапе полагаем, что Q = B и = H. Подаем на тактовый вход С напряжения низкого уровня: С = Н. Отмечаем, что на первом этапе R' = B и S' = B. Такая комбинация сигналов не перебрасывает защелку. К началу второго этапа запишем прежние состояния выхода Q = B и = H. Подадим на вход С напряжение высокого уровня. Теперь сигналы управления станут R' = В и S' = Н, что вызовет перемену выходных состояний защелки, т. е. Q = H и = B. Эти состояния переносим в таблице на начало третьего этапа и даем на тактовый вход сигнал С = Н, который, как и на первом этапе, не вызовет переброса защелки. На начало четвертого этапа состояния Q = H и = B сохраняются, но положительный перепад тактового импульса перебросит триггер (как и на втором этапе). Триггер переключается с приходом каждого положительного перепада тактовой последовательности прямоугольных импульсов. На основании этих данных построена осциллограмма работы Т-триггера из элементов ТТЛ (рисунок 5.20, е).

Для надежной и четкой работы триггерных ячеек в многоразрядных устройствах (регистрах, счетчиках) предназначены двухступенчатые триггеры, называемые “master – slave”, что лучше всего переводится как “мастер - помощник” (слово “master” имеет еще одно значение: “хозяин”). Структурная схема такого триггера, состоящего из двух RST-триггеров, показана на рис 5.21, а. Входы С обоих триггеров ТМ (мастера) и ТП (помощника) соединены между собой через инвертор DD1.1.

Рисунок 5.21 - Двухступенчатый RS-триггер «мастер-помощник»

На рисунке 5.21, б показано, что составным триггером ТМ - ТП управляет полный тактовый импульс C - с фронтом и срезом. Действительно, если каждый из триггеров имеет установку положительным перепадом, входная RS-комбинация будет записана в ТМ в момент прихода положительного перепада тактового импульса С. В этот момент в ТП информация попасть не может. Когда придет отрицательный перепад входного импульса С, на выходе инвертора DD1.1 он появится как положительный. Следовательно, положительный перепад импульса С перепишет данные от выходов Q' и в ТП. Таблица состояний двухступенчатого RST-триггера показана на рисунке
5.21, в.

5.4.3 Триггеры с JK -управлением

На рисунке 5.22, а показана схема простейшего JK-триггера. От RST-триггера (рисунок 5.19, а) он отличается двумя обратными связями, которые устраняют неопределенность в таблице состояний. Назначение входов J и К такое же, как и входов R и S (сброс и установка). Буквы J и К были выбраны в свое время авторами как соседние в алфавите (сравните R и S).

Если входы J, С и К объединить (рисунок 5.22, б), получим схему ранее рассмотренного Т-триггера (рисунок 5.20, а), если входы элементов ТТЛ ДД1.1 и DD1.2 равноправны. Следовательно, как только на объединенный вход С поступит напряжение высокого уровня (после низкого), состояние выходов Q и изменится на инверсное. Вход С можно от общей точки отключить, и в этом случае входная комбинация J = B и К = В переключит триггер: объединенные входы J и К выступят в роли отключенного входа С. Таким образом, неопределенности на выходах триггера при высоких входных уровнях на J и K входах в JK-триггере не существует.

На рисунке 5.22, а показана схема управления JK-триггером и его таблица состояний, в которой две графы: установлено (делается в момент t_n) и записано (анализируется состояние выходов после прихода тактового перепада в последующий момент t_n+1). При входных сигналах J = H и К = Н состояние выходов не меняется, оно сохраняется таким, каким было в момент установки t_n. Напомним, что напряжение низкого уровня на одном входе (С) элемента ТТЛ отменяет прохождение сигналов от других его входов и удерживает выходной сигнал на высоком уровне.

Когда через входы J и К в момент t_n загружаем взаимно противоположные уровни, то в последующий момент t_n+1 выходы JK-триггера устанавливаются в такие же состояния, как и RS-триггер. Последняя строка таблицы на рисунке 5.22, в отображает, что при подаче на входы J и К одновременно напряжений высокого уровня (входы можно просто соединить), триггер перебрасывается, переходит в состояние, противоположное предыдущему. Например, если было Q_n = B, = H, то станет Q_n+1 = H, = B.

Рисунок 5.22 Триггер со входами J и К

Двухфазный способ управления полным тактовым импульсом С применяется и для двухступенчатых JK-триггеров (рисунок 5.23, а). Этот триггер, как и простой JK-триггер, имеет обратные связи с выходов на входы, исключающие неопределенное логическое состояние. Схема простейшего двухступенчатого JK-триггера показана на рисунке 5.23, б. Защелка ТМ состоит из элементов DD1.2 и DD1.3. Элементы DD1.1 и DD1.4 - входные ключи, с которых снимается сигнал С для управления ТП, защелка RS которого построена на элементах DD1.7 и DD1.8. Сигналы управления подаются на ТП через DD1.5 и DD1.6. Триггер может иметь вход общего сброса данных R, который для этой схемы иногда в литературе называют clear. Многие JK-триггеры имеют также вход предварительной установки S (другое название preset), симметричный входу R, что создает дополнительные входы у элементов DD1.1, DD1.2 и DD1.7

На рисунке 5.23, в показана осциллограмма переключающего импульса, на которой отмечены этапы работы составного триггера. В момент t₁ ТП изолирован от ТМ; в момент t₂ разрешается прием данных входами ТМ. С приходом отрицательного перепада импульса в момент t₃ запрещается прием данных входами ТМ, а в момент t₄ заканчивается перенос данных из ТМ в ТП.

Рисунок 5.23. Двухступенчатый JK-триггер

Таким образом, замечательное свойство двухфазного управления состоит в том, что входы приема данных за период тактового импульса, т. е. во время загрузки 1 бита информации, не имеют сквозной связи с выходными цепями. Изоляция входов и выходов обеспечивает устойчивое переключение сложного триггера, если частота тактовых импульсов нестабильна.

5.4.4 Триггеры с D-управлением

Наиболее часто в цифровых интегральных микросхемах, а также в импульсных устройствах применяют триггеры с единственным входом данных D (data), так называемые D-триггеры.

Одна из причин их появления была в том, что число выводов у корпусов микросхем ранних разработок не превышало 14, а стоимость многовыводного корпуса составляла значительную часть от стоимости готовой микросхемы. Для D-триггера требуется всего четыре внешних вывода: вход данных D, тактовый вход С, два выхода Q и (один из них может отсутствовать). Схема D-триггера (рисунок 5.24, а) отличается от схемы RST-триггера (рисунок 5.19, б) наличием инвертора DD1.1, добавленного между входами S и R. Теперь состояние неопределенности для входов R и S исключается, так как инвертор DD1.1 формирует на входе R сигнал .

Согласно таблице логических состояний D-триггера (рисунок 5.24, б) в некоторый момент времени t_n на вход D можно подать напряжения низкого или высокого уровня. Если в последующий момент t_n+1 придет положительный перепад тактового импульса, состояния на выходах Q_n+1 и будут соответствовать табл. 5.24, б.

Рисунок 5.24. Триггер со входом D

На рисунке 5.24, в показаны диаграммы записи в D-триггер напряжений высокого и низкого входных уровней и их считывание. Непременное условие правильной работы D-триггера — это наличие защитного интервала времени после прихода запускающего импульса U_D перед тактовым U_C (интервал времени t_n+1-t_n оговаривается справочными данными на D-триггер).

Если снабдить D-триггер цепью обратной связи, соединяющей выход со входом D, он станет работать как Т-триггер, т. е. делитель частоты в 2 раза (счетчик).

Рисунок 5.25 - Счетчик-делитель на 2: а - структурная схема; б - применение D-триггера для деления на 2

Действительно, нетрудно видеть, что делитель на рисунке 5.25, а по фазировке сигналов соответствует Т-триггерному, рассмотренному на рисунке 5.20, а. На рисунке 5.25, б показаны осциллограммы работы делителя на два частоты тактовой последовательности U_C.

5.4.5 Разное

В заключение рассмотрим несколько схем взаимного преобразования триггеров. На рисунке 5.26, а - в показаны схемы делителей частоты на RST-, D- и JK-триггерах соответственно. Триггер D можно преобразовать в Т (делитель на 2), снабдив делитель дополнительным входом разрешения EI (рис 5.26, г). В режиме D-триггера можно использовать JK-и RST-триггеры (рисунок 5.26, д, е). Из RST-триггера можно получить JK-триггер по схеме (рис 5.26, ж)

а - из RS в Т; б - из D в Т; е - из JK в Т; г- Т-триггер со входом разрешения Е1; д - JK в D; е - RST в D; ж - RST в JK

Рисунок 5.26 - Схемы взаимного преобразования триггеров