Последовательностные логические схемы
3.5.1 Триггеры
3.5.1.2 Структурная схема триггера.
Самое простое последовательностное устройство – триггер имеет два устойчивых состояния равновесия – «1» и «0». Без внешних воздействий он сколько угодно долго находится в устойчивом состоянии, то есть это запоминающий элемент для временного хранения информации. Имеет два выхода: прямой Q и инверсный 
. Состояние триггера определяется значением потенциала на прямом выходе.
При Q = 1 единичное состояние, = 0.
При Q = 0 нулевое состояние, = 1.
Обобщенная структурная схема приведена на рисунке 3.33, где
S, R – установочные входы;
X1,…,Xn – информационные входы;
C1,…,Cm – входы синхронизации;
V1,…,Vk – управляющие входы (разрешения);
S*, R* – установочные входы запоминающей ячейки (ЗЯ).
Схема имеет обратную связь с выходов Q и и с выходов схемы управления (СУ) на входы СУ.
3.5.1.3 Классификация триггеров.
а) В зависимости от логической структуры или по функциональному признаку различают (см. рисунок 3.34):
1) RS-триггер с раздельной установкой 0 и 1 (set – установка 1, reset – установка 0). Наборы 11 запрещены;
2) D-триггер с приемом информации по 1 входу. Его состояние повторяет входной сигнал с задержкой, определяемой тактовым сигналом (delay – задержка);
3) Т-триггер со счетным входом, переброс триггера в противоположное состояние происходит с каждым очередным сигналом (toggle – защелка);
4) DV-, TV-триггеры имеют дополнительный вход V (valve – клапан, вентиль). При V = 1, DV-триггер работает как D, ТV-триггер как T-триггер и при V = 0 состояние триггера сохраняется;
5) JK-триггер – универсальный триггер с раздельной установкой «0» и «1». Наборы 11 не запрещены. При 11 работает как Т-триггер относительно тактового входа. При раздельном использовании J – установка «1», K – сброс «1» или установка «0»;
6) комбинированный триггер совмещает несколько режимов (RS-T, JK-RS, D-RS и др.);
7) триггер со сложной логикой, например, JK-триггер с группой входов J и K, соединённых операцией &: J = J1 
J2 … Jn, K = K1 K2 … Kn. Здесь n – число входов в каждой группе;
|
б) классификация триггеров по способу записи информации приведена на рисунке 3.35.
По способу записи информации триггеры делятся на асинхронные и тактируемые. Состояние асинхронного триггера меняется непосредственно при подаче сигналов на вход. При этом возникают два отрицательных следствия:
а) не используется информация о предшествующем состоянии;
б) при работе триггера в сложных устройствах может появиться эффект «гонок» или «состязания сигналов» из-за разного быстродействия ЛЭ (более быстродействующие срабатывают быстрей).
Синхронное, то есть одновременное переключение элементов, увеличивает надежность его работы.
Тактируемые (синхронизируемые) триггеры имеют дополнительный тактирующий вход С (Clock). Сигнал С разрешает схеме управления запись информации в триггер, но состояние триггера меняется в момент окончания тактового импульса (переход синхросигнала от «1» к «0»).
Тактируемые триггеры делятся:
а) по количеству тактовых входов – на однотактные и многотактные;
б) по способу синхронизации на:
1) синхронные со статическим управлением записью (т. е. уровнем). При одном уровне триггер работает в определенном режиме, при другом – переходит в иной режим;
2) синхронные с динамическим управлением записью (во время нарастания – прямой динамический вход, или спада импульса – инверсный динамический вход) или управляемый фронтами.
Триггеры со статическим управлением записью делятся по количеству ступеней на одноступенчатые и двухступенчатые – MS-триггеры.
3.5.1.4 Асинхронный RS-триггер
а) Таблица переходов
Простейший RS-триггер с двумя устойчивыми состояниями работает в соответствии с таблицей переходов (см. таблицу 3.8).
Т а б л и ц а 3.8
| N | Rn | Sn | Qn | Qn+1 |
| Х | ||||
| Х |
Qn – состояние триггера в момент tn (до прихода управляющих сигналов Rn и Sn );
Qn+1 – состояние, в которое триггер переходит в момент tn+1.
Из строчек 0,1 таблицы 3.8 следует, что при Sn=0, Rn=0, Qn+1= Qn, то есть состояние триггера сохраняется.
Из строчек 2,3 следует, что при Sn=1 Rn=0 независимо от Qn – предшествующего состояния новое - Qn+1=1.
Из строчек 4,5 следует, что при Rn=1 (сброс) и Sn=0 независимо от Qn –предшествующего состояния новое - Qn+1=0.
Из 6,7 следует, что Rn=1, Sn=1 является запрещенным набором, т.к нельзя одновременно S=1 установить “1”, R=1 установить “0”. Состояние Qn+1 является неопределенным (на выходе может быть или «0» или «1»;
б) переключательная функция
Запишем характеристическое уравнение Qn+1=f(Rn, Sn, Qn) по таблице 3.8, представив его в дизъюнктивной нормальной форме
.
RnSn=X – запрещенная комбинация.
Карта Карно для минтернов представлена на рисунке 3.36. 
Доопределим неопределенное значение наборов единицами. Тогда – образуются два контура и характеристическое уравнение имеет вид (3.3)
. (3.3)
Карта Карно для макстермов (конституенты 0) приведена на рисунке 3.37. Неопределенность ХХ доопределим нулями. Характеристическое уравнение имеет вид (3.4).
. (3.4)
Представим триггеры в одноэлементном базисе:
из (3.3) 
; (3.5)
из (3.4) 
; (3.6)
из (3.3) 
; (3.7)
из (3.4) 
; (3.8)
в) реализация триггеров
Асинхронные триггеры с прямыми входами, описанные в (3.5) и (3.6), реализуются в базисе ИЛИ-НЕ.
Т а б л и ц а 3.9
| Rn | Sn | Qn+1 |
| Qn | ||
| X |
Логическая структура представлена на рисунке 3.38, условное обозначение - на рисунке 3.39. В таблице 3.9 приведена минимизированная таблица переходов. S=1, R=1 – запрещенные наборы. Имеет два входа S – установка 1, R – установка 0.
Асинхронные триггеры с инверсными входами, описанные в (3.7) и (3.8), реализуются в базисе И-НЕ. Логическая структура представлена на рисунке 3.40, условное обозначение - на рисунке 3.41
Т а б л и ц а 3.10 
| 
| Qn+1 |
| Qn | ||
| X |
В таблице 3.10 приведена минимизированная таблица переходов. 
– запрещенные наборы.
3.5.1.5 Тактируемый RS-триггер
На рисунке 3.42 приведена схема тактируемого RS-триггера на логических элементах И-НЕ. На каждом входе запоминающей ячейки есть дополнительная схема совпадения (И-НЕ). Первые входы их объединены, на них подаются синхроимпульсы, на вторые входы – информационные сигналы. При С=0 – состояние триггера не меняется. На рисунке 3.43 и таблице 3.11 приведены условное обозначение триггера и минимизированная таблица переходов соответственно.
Т а б л и ц а 3.11
| Сn | Sn | Rn | Qn+1 |
| Qn | |||
| Qn | |||
| Х |
Схема RS-триггера на элементах И-ИЛИ-НЕприведена на рисунке 3.44. Здесь 
- входы асинхронной установки триггера нулевыми сигналами, при любых информационных. 
– поданы прямо в цепь памяти.
3.5.1.6 JK-триггер (универсальный)
Тактируемый JK-триггер имеет 3 входа: J, K, С. Но одноступенчатый триггер работает ненадежно, т.к. запоминающая ячейка играет двойственную роль:
– служит источником информации – с него на схему управления поступает сигнал старого состояния;
– служит приемником – переключается в новое состояние и стирается старое. Одновременное выполнение обеих операций невозможно. Поэтому строятся двухступенчатые триггеры либо триггеры с динамическим управлением.
3.5.1.7 D-триггер
Асинхронный D-триггер имеет 1 вход и 2 выхода, осуществляет задержку сигнала. Переключательная функция 
, информация на выходе равна информации на входе на предыдущем такте.
Но обычно строятся тактируемые триггеры. Момент принятия информации определяется тактовым сигналом С.
Для правильной работы D-триггера должен быть интервал времени после прихода информации на вход D перед приходом синхросигнала С. Характеристическое уравнение имеет вид: 
.
Тактируемый D-триггер имеет 2 входа: D – информационный, С– тактируемый(см. рисунок 3.45).
|
Здесь ЛЭ1, ЛЭ2 – схема управления, ЛЭ3, ЛЭ4 – запоминающая ячейка.
Пунктиром показан дополнительный разрешающий вход V, справа – условное обозначение D и DV-триггеров.
При С=1 записывается в триггер то, что было подано на вход D до подачи синхросигнала С.
В DV –триггере при V=1 работает как D, при V=0– сохраняется информация.
3.5.1.8 Т-триггер
Имеет 1 информационный вход Т и переключается, когда на вход триггера поступает сигнал. Логика работы триггера приведена в таблице 3.12.
Из характеристического уравнения 
видно, что триггер производит сложение по модулю 2.
Частота на выходе в 2 раза меньше, чем на входе (см. рисунок 3.46,а). Поэтому можно использовать триггер как делитель на два и для построения счетчиков. Условное обозначение Т-триггера приведено на рисунке 3.46,б.
Таблица 3.12
| Tn | Qn | Qn+1 |
Т-триггер можно получить из D-триггера подачей 
на вход D, обратно нельзя, поэтому промышленность выпускает D-триггеры, а не Т-триггеры. Т-триггеры строятся на RS и JK-триггерах (см. рисунок 3.47).
3.5.1.9 Двухступенчатый триггер
Для надежной и четкой работы в многоразрядных устройствах используется двухступенчатый MS-триггер. Он состоит из 2-х частей: М-master –основной, S-slave – помощник – вспомогательный. Одновременный прием информации на эти ступени запрещен. Устранено противоречие между процессами: сохранения старой и записи – новой. Сначала формируется новая информация в первой ступени при сохранении старой во второй. Затем данные переносятся из 1-ой во 2-ую ступень. Первая ступень определяет название триггера. Для построения MS-триггера используются два синхронных триггера и инвертор.
Например, на рисунке 3.48,а представлен двухступенчатый RS-триггер на логических элементах, на рисунке 3.48,б – на одноступенчатых триггерах.
Триггер находится в нулевом состоянии Q=0.На вход поданы С=1; S=1; R=0. Первая ступень триггера переключается в «1». На выходе ЛЭ3 «1», на выходе ЛЭ4 «0». Одновременно инвертор переключает синхросигнал в «0» на входе ЛЭ5 и ЛЭ6 и на входы ЛЭ7 и ЛЭ8 поступает «1», которая не меняет состояния ЛЭ7 и ЛЭ8.
При изменении синхросигнала в ноль С=0 на выходах ЛЭ1 и ЛЭ2 присутствует «1» и ЛЭ3 и ЛЭ4 сохраняет свое состояние, а сигналы с ЛЭ3 и ЛЭ4 переписываются в ЛЭ5 и ЛЭ6, т.е. информация из первой ступени триггера переписывается во вторую.
Из RS-триггера добавлением обратной связи с выхода ЛЭ8 на вход ЛЭ1 и с выхода ЛЭ7 на вход ЛЭ2 можно получить двухступенчатый JK-триггер (см. рисунок 3.49).
В условном обозначении имеется двойное ТТ (см. рисунок 3.48,в).
Характеристическое уравнение имеет вид 
. Таблица переходов приведена в таблице 3.13, условное обозначение на рисунке 3.50.
Т а б л и ц а 3.13
| Jn | Kn | Qn+1 |
| Qn | ||
|
Рисунок 3.50
3.5.2 Регистры
3.5.2.1 Назначение и классификация
Регистр – это последовательностное устройство для приема, хранения, преобразования и выдачи многоразрядных двоичных чисел.
Обладают большими функциональными возможностями. Широко распространены. Используются в качестве управляющих и запоминающих устройств, генераторов и преобразователей кодов, счетчиков, делителей частот и т.д.
Основными элементами регистра является синхронные D-, RS-, JK-триггеры с динамическим и статическим управлением
Один триггер – может запомнить 1 бит информации, т.е. его можно считать одноразрядным регистром. Т.к. ЭВМ оперирует с многоразрядными числами, то в качестве регистра используются наборы или цепочки триггеров.
Также в регистр входят КЛС в качестве вспомогательных элементов. Занесение информации в регистр – это операция ввода или записи. Выдача информации к внешним устройствам – это операция вывода или считывания. В отличие от ОЗУ информация хранится не больше нескольких тактов.
Все регистры делятся:
а) по принципу действия: на накопительные (регистры хранения) и сдвигающие (кратковременное хранение и преобразование кодов);
б) по способу ввода и вывода информации: на параллельные,
последовательные и комбинированные (параллельно-последовательные, последовательно-параллельные);
в) по направлению передачи: однонаправленные (вправо или влево) и
реверсивные;
г) по способу синхронизации: однотактные и многотактные;
д) по количеству каналов приема: однофазные и парафазные.
3.5.2.2 Регистр хранения
На рисунке 3.51 приведена схема регистра с параллельным приемом и выдачей информации. На вход регистра хранения подается n -разрядное слово (X1 …. Xn). Здесь обозначены шины: П – приема, С – синхронизации, В – выдачи, Пр – преобразования информации, Уст. «0» – установка нуля на входах RS-триггеров.
Регистр хранения построен на RS-триггерах с логическими элементами «И». Входы R всех триггеров объединены и соединены с шиной сброса (Уст. «0»). Для установки регистра в «0» необходимо одновременно подать «1» по шине Уст «0» и «С» (синхронизации, объединяющей тактирующие входы )
Приём информации или запись. В следующем такте код Х1, Х2,…, Хn параллельно поступает на входы логических элементов «И», одновременно сигнал «1» – по шинам П (прием) и С. Выходы «И» соединены со входами «S» триггеров.
Рисунок 3.51
В разрядах, где Хi=1, триггер устанавливается в единичное состояние, где Хi=0, состояние триггера не меняется.
Выдача информации
С прямого выхода триггера Q сигнал поступает на вход логических элементов «И». Вторые входы «И» объединены общей шиной выдачи «В» информации. На выходе регистра получаем прямой код Х1,….Хn.
При подаче сигнала по шине Пр- преобразование, который поступает на схему «И» , а на вторые входы «И» - с , на выходе «И» появляется обратный код 
При считывании состояние триггера не меняется, т.е. считывание может производиться многократно без разрушения информации.
3.5.2.3 Регистры сдвига
Регистры сдвига выполняют операцию сдвига – с приходом каждого тактового импульса происходит перезапись содержимого триггера каждого разряда в соседний без изменения порядка следования «1» и «0» .
Сдвиговые регистры делятся на:
− со сдвигом информации вправо – в сторону младших разрядов;
− со сдвигом в сторону старших разрядов;
− реверсивные – со сдвигом влево или вправо.
На схемах под символом RG ставятся стрелки
Регистры сдвига строятся на RS, JK, D, DV – триггерах, на одно- и двухступенчатых, одно- и многотактные. Может быть последовательный и параллельный ввод и последовательный и параллельный вывод.
а) Регистры сдвига на двухступенчатых триггерах.
Рисунок 3.52
В двухступенчатых триггерах первая ступень управляется сигналом С, а 2-ая инверсным сигналом 
. Выходы одних триггеров соединяются со входами других, сдвиг осуществляется каждым синхроимпульсом, поэтому называется регистром с однотактным сдвигом.
Регистр сдвига числа влево представлен на рисунке 3.53, реверсивный –на рисунке 3.54, условное обозначение – на рисунке 3.55.
Рисунок 3.53
Рисунок 3.54
3.5.3 Счетчики
Счётчик - это последовательностная схема для подсчёта числа входных сигналов и хранения двоичного кода этого числа.
Используются для последовательного выполнения команд программ, подсчёта числа циклов выполненных операций, делителей частоты и т.д.
3.5.3.1 Классификация
а) по основанию системы счисления: двоичные, двоично-десятичные и с основание не равным 2 и 10;
б) по целевому назначению: суммирующие, вычитающие и реверсивные;
в) по порядку изменения состояния: с естественным (код изменяется на 1), с произвольным порядком счёта (значение кода изменяется больше, чем на 1) и пересчётная схема – выходной сигнал формируется только после подачи на вход определённого числа 1.
3.5.3.2 Основные параметры:
а) модуль счёта, коэффициент пересчёта – количество поступивших на вход 1, возвращающих счётчик в исходное состояние
М=2n где n – число разрядов;
б) ёмкость счётчика S=2n-1;
в) число разрядов n=log2M;
г) быстродействие определяется максимальной частотой переключения fмах и разрешающим временем 
– минимальным временем между двумя входными сигналами при работе счетчика без сбоя.
3.5.3.4 Счётчики с последовательным переносом
а) Суммирующие счетчики
Рассмотрим последовательность двоичных чисел – таблицу прямого счёта (см. таблицу 3.13). Видно, что соседний старший разряд изменяет свое состояние при переходе младшего с 1 на 0. Т.е. счётчик состоит из цепочки триггеров с инверсным динамическим управлением (см. рисунок 3.56) или двухступенчатых MS-триггеров. В суммирующих счетчиках вначале подачей «1» на вход R триггеры устанавливаются в нулевое состояние.
| Вход | Q3 | Q2 | Q1 |
|
Т а б л и ц а 3.13
Рисунок 3.56
Этот счётчик может быть делителем частоты. Каждый триггер старшего разряда переключается в 2 раза реже младшего.
На рисунке 3.57 представлен десятичный суммирующий счетчик.
Счетчик имеет коэффициент пересчета 10. Он считает от 0 до 9. При поступлении на его вход десятого импульса все его выходы устанавливаются в нулевое состояние. В схеме использованы синхронные JK-триггеры. Первый триггер изменяет свое состояние с приходом каждого перепада входного сигнала, так как его J и K входы принудительно подключены к логической единице. J-вход второго триггера подключен к инверсному выходу четвертого триггера, а там до прихода восьмого импульса также стоит единица. Этот триггер будет переключаться отрицательным перепадом напряжения, пришедшим с прямого выхода первого триггера, т.е. от 2,4,6,8 импульсов. Третий триггер переключится 4 и 8-ым импульсами.
С приходом восьмого импульса установится состояние триггеров, когда на прямых выходах первых трех триггеров стоят логические нули, а на прямом выходе четвертого триггера – логическая единица. Девятый импульс переключит только первый триггер, при этом на его выходе будет положительный перепад, который не может воздействовать на другие триггеры.
Десятый импульс поставит в нулевое состояние первый триггер, и на его прямом выходе возникнет отрицательный перепад, который пройдет на С-входы второго и четвертого триггеров. На J-вход второго триггера поступает логический ноль с инверсного выхода четвертого, поэтому в каком бы состоянии он ни был, на его прямом выходе будет логический ноль. Через схему «И» на вход J четвертого триггера подается ноль. Триггер находится в единичном состоянии, и с приходом управляющего перепада на С-вход триггер сбрасывается в ноль;
Рисунок 3.57
б) вычитающие счётчики
Если рассмотреть таблицу обратного счёта, видно (см. таблицу 3.13), что старший разряд меняет свое состояние при изменении младшего разряда с «0» на «1».
В вычитающих счётчиках (см. рисунок 3.58) содержание его понижается на 1 с приходом каждого импульса. Счетчик построен на синхронных MS-T-триггерах.
Предварительно все триггеры устанавливаются в «1» подачей нулевого сигнала на входы S;
Рисунок 3.58
в) реверсивный счетчик
Реверсивный счетчик (см. рисунок 3.59) имеет цепи прямого и обратного счёта. С помощью схемы И-ИЛИ происходит переключение связей между триггерами.
Рисунок 3.59
На рисунке 3.60 приведено условное обозначение реверсивного счетчика.
Список литературы
1. Лачин В.И., Савелов Н.С. Электроника: Учеб. пособие – Ростов н/Д: Феникс, 2009. – 704с.
2. Опадчий Ю.Ф., Глудкин О.П., Гуров А.И. Аналоговая и цифровая электроника: Учебник для вузов. Под ред. О.П.Глудкина. – М.: Горячая линия‑Телеком. 2005, – 768с.
3. Степаненко И.П. Основы микроэлектроники: Учебное пособие для вузов. ‑ 2-е изд., перераб. и доп. – М.: Лаборатория Базовых Знаний, 2004. – 488с.
4. Гусев В. Г., Гусев Ю. М. Электроника и микропроцессорная техника: Учеб.для вузов – М.: Высш. шк., 2006, – 800с.
5. Титце У., Шенк К. Полупроводниковая схемотехника: Справочное руководство – М.: Мир, 1982. – 512с.
6. Гершунский Б.С. Основы электроники и микроэлектроники: Учебник для вузов – Киев: Высща школа, 1989. – 424с.
7. Пейтон А.Дж, Волш.В. Аналоговая электроника на операционных усилителях. – М..: Бином, 1994. – 352с.
8. Аналоговые и цифровые интегральные микросхемы. Справочное пособие /Под ред. С.В.Якубовского. – М.: Радио и связь, 1985. – 432с.
9. Павлов В.Н., Ногин В.Н. Схемотехника аналоговых электронных устройств. – М.: Радио и связь, 2005. – 320с.
10. Фолкенберри Л. Применение операционных усилителей и линейных ИС. – М.: Мир, 1985. – 572с.
11. Алексенко А.Г. и др. Применение аналоговых ИС. – М.: Радио и связь, 1985. – 256с.
12. Алексенко А.Г. Основы микросхемотехники. ‑3-е изд. – БИНОМ.Лаб.знаний, 2004. – 448с.
13. Прянишников В.А. Электроника: Полный курс лекций. – СПб.: КОРОНА принт, Бином Пресс, 2006. – 416с.
14. Жолшараева Т.М. Микроэлектроника. Полупроводниковые приборы: Учебное пособие. Алматы: АИЭС, 2006. – 79 с.
15. Жолшараева Т.М. Микроэлектроника. Интегральные микросхемы: Учебное пособие. Алматы: АИЭС, 2007. – 81 с.
16. Т.М. Жолшараева. Схемотехника 1. Конспект лекций для студентов всех форм обучения специальности 050704 –Вычислительная техника и программное обеспечение. – Алматы: АИЭС, 2008. – 50 с.