Комбинационные логические схемы
3.4.1 Дешифратор.
3.4.1.1 Общие сведения.
Дешифратор – это многовыходная комбинационная логическая схема (КЛС), в которой каждой комбинации переменных на входе соответствует единичный сигнал только на одном из выходов.
Двоичные дешифраторы преобразуют двоичный код в код «1 из k».
В ЭВМ используется дешифратор для дешифрации номера такта, адреса запоминающей ячейки, для коммутации каналов. Имеет n входов и k выходов.
Входы дешифратора обозначаются двоичными весами разряда 1,2,4,8… 
, выходы – номерами наборов, вызывающих их возбуждение – 
. На рисунке 3.23 приведено условное обозначение трехразрядного двоичного дешифратора. В дешифраторе иногда выполняется операция стробирования, разрешающая выработку выходных сигналов с определенным интервалом времени. Например, введением дополнительных входов (на рисунке 3.23 вход С) параллельно информационным входам в каждом логическом элементе (ЛЭ) дешифратора или блокированием всех ЛЭ через одну из входных цепей.
Дешифратор называется полным,если k =2n , т.е. реализует все минтермы ( для каждой комбинации на входе есть выходная шина). Неполный дешифратор – k<2n , если часть входных наборов не используются.
В общем случае схема дешифратора может быть описана системой собственных функций:
где 
– двоичные переменные на входе.
Дешифратор можно строить на различных элементных базисах.
Например, на «И» на вход подается прямой и инверсный входной сигнал.
Используются три основных способапостроения дешифраторов:
а) линейный или матричный;
б) пирамидальный или древовидный;
в) прямоугольный или ступенчатый.
3.4.1.2 Синтез матричного ДС
Матричный дешифратор – это простое объединение k раздельно
реализованных [n,1] полюсников, выходная функция которых равна какому-либо минтерму.
Допустим необходимо синтезировать дешифратор n=3 (трехразрядный), имеющего k =23 =8 выходов.
В таблице 3.4 приведена таблица истинности:
Т а б л и ц а 3.4
| № | Х3 | Х2 | Х1 | F0 | F1 | F2 | F3 | F4 | F5 | F6 | F7 |
Собственные функции имеют вид:
F0 = 
; F4 = 
;
F1 = 
; F5 = 
;
F2 = 
; F6 = 
;
F3 = 
; F7 = 
.
Реализация дешифратора на логических элементах И представлена на рисунке 3.24.
Дешифрация осуществляется только при подаче сигнала строба С.
Достоинства:
· простота построения;
· высокое быстродействие.
Матричные дешифраторы целесообразно применять при использовании ИС от 4 до 8 разрядов.
3.4.1.3 Схема наращивания разрядности дешифратора
На малоразрядных дешифраторах можно строить дешифратор большей разрядности, что экономит аппаратурные затраты. По пирамидальной структуре входной код делится на группы с разрядностью, равной числу входов малоразрядных дешифраторов.
Например, дешифратор для 6-разрядного слова на трехразрядных стробируемых дешифраторах состоит из 9 одинаковых ИМС (см. рисунок 3.25).
Общее стробирование осуществляется по входному сигналу С первого ДС-1.
При С=0 на всех выходах ДС-1 будут «0» и поэтому «0» на всех выходах дешифратора 2-го яруса.
На входы ДС-1 подаются три старших разряда входного кода, на ДС-2…9 младшие разряды.
При С=1 на соответствующем выходе ДС-1 появляется «1» и отпирает соответствующий дешифратор – 2-го яруса по его входному «С». Этот дешифратор 2-го яруса расшифровывает 3 младших разряда.
Например, входное число 111010 – 58 в двоичном коде. Разбиваем это число на две группы с тремя разрядами 111 и 010. На выходе ДС-1 по коду 111 имеем «1» на 7-ом выходе, она отпирает ДС-9. На его входе 010, т.е. «1» на 2-ом выходе, что соответствует 58.
3.4.2 Шифратор
Шифратор (СД) выполняет функцию, обратную функции дешифратора.
Двоичный шифратор – КЛС, преобразует код «1 из N» в двоичный. При наличии «1» на одном из входов, появляется n-элементная комбинация на выходе, соответствующая номеру возбужденного входа.
Шифратор применяется для ввода данных с клавиатуры, для преобразования в двоичный код номера нажатой кнопки и т.д. Полный двоичный шифратор имеет Nвх =2n – входов, где n- число выходов, неполный Nвх<2n.
Например, построим неполный шифратор «10-4». В таблице 3.5 приведена таблица истинности работы шифратора.
Т а б л и ц а 3.5
| №вх. | Выходы | |||
| Fi | x4 | x3 | x2 | x1 |
| F0 | ||||
| F1 | ||||
| F2 | ||||
| F3 | ||||
| F4 | ||||
| F5 | ||||
| F6 | ||||
| F7 | ||||
| F8 | ||||
| F9 |
По таблице 3.5 составим собственные функции:
x1=F1+F3+F5+F7+F9;
x2=F2+F3+F6+F7;
x3=F4+F5+F6+F7;
x4=F8+F9.
Собственные функции на И-НЕ (преобразованные по теореме Де Моргана) имеют вид:
x1= 
; 
;
; 
.
Схема на элементах И-НЕ представлена на рисунке 3.26.
Условное обозначение шифратора приведено на рисунке 3.27.
3.4.3 Мультиплексор.
Мультиплексор, многовходовая КЛС с одним выходом, подключает единственную общую выходную шину к одному из входов в зависимости от управляющего сигнала, заданного двоичным кодом (см. рисунок 3.28).
Мультиплексор применяется для преобразования параллельного кода в последовательный, сравнения кодов и т.д.
В сериях микросхем используются мультиплексоры:
а) 4 в 1 (n=4 k=2 );
б) 8 в 1 (n=8 k=3);
в) 16 в 1 (n=16 k=4).
Построим мультиплексор 4 в 1.
Для n=4, k=2 (n=2k) собственная функция имеет вид:
.
Т а б л и ц а 3.6
| V2 | V1 | F |
| 0 | 0 | x1 |
| 0 | 1 | x2 |
| 1 | 0 | x3 |
| 1 | 1 | x4 |
Таблица истинности представлена в таблице 3.6:
Схема мультиплексора на И-ИЛИ приведена на рисунке 3.29.
На рисунке 3.30 приведено условное обозначение мультиплексора.
3.4.4 Демультиплексор
Демультиплексор выполняет функцию, обратную функции мультиплексора, т.е. это КЛС, имеющая один информационный вход F, k управляющих входов Vk...V1 и n информацонных выходов (х1…хn). Обычно n=2k.
Коэффициент усиления используется для распределения данных одного канала между несколькими приемниками.
Например, построим демультиплексор для n = 4; k = 2.
Таблица истинности для демультиплексора (n=4; k=2) приведена в таблице 3.7.
Т а б л и ц а 3.7
| V2 | V1 | x1 | x2 | x3 | x4 |
| F | |||||
| F | |||||
| F | |||||
| F |
Логические уравнения имеют вид:
Схема демуьтиплексора «из 1 в 4» приведена на рисунке 3.31. На рисунке 3.32 приведено условное обозначение демультиплексора
.
|