Логические интегральные схемы

Цифровые интегральные схемы предназначены для обработки, преобразования и хранения цифровой информации. Они выпускаются сериями. Внутри каждой серии имеются объединенные по функциональному признаку группы устройств: логические элементы, триггеры, регистры, счетчики, дешифраторы, шифраторы, мультиплексоры, демультиплексоры и т.д. Чем шире функциональный состав серии, тем большими возможностями может обладать цифровое устройство, выполненное на базе микросхем данной серии. Микросхемы, входящие в состав каждой серии, имеют единое конструктивно-технологическое исполнение, одинаковое напряжение питания и одинаковые уровни сигналов логического нуля и логической единицы. Все это делает микросхемы одной серии совместимыми.

Основой каждой серии цифровых микросхем является базовый логический элемент. Как правило, базовые логические элементы выполняют операции И—НЕ, либо ИЛИ—НЕ и по принципу построения делятся на следующие основные типы: элементы резистивно-транзисторной логики (РТЛ), диодно-транзисторной логики (ДТЛ), транзисторно-транзисторной логики (ТТЛ), эмиттерно-связанной логики (ЭСЛ), интегрально-инжекционной логики (ИИЛ), базовые элементы которых выполнены на биполярных транзисторах. Микросхемы на комплементарных МДП-структурах (КМДП) используют пары МДП-транзисторов со структурой металл - диэлектрик – полупроводник с каналами р- и n-типов.

3.2.1 Схема ДТЛ ‑ диодно-транзисторной логики

Основная схема ДТЛ приведена на рисунке 3.9,а. Здесь диоды VD1, VD2, VD3 и резистор R1 представляют собой конъюнктор (И), элементы VT, R2, R3 – инвертор (НЕ). Смещающие диоды VDСМ1, VDСМ2 осуществляют связь между логическими элементами И и НЕ и смещают (понижают) потенциал базы VT относительно напряжения U1. Резистор R2 служит для подачи смещения ЕСМ на VT и гарантированного удерживания его в запертом состоянии при открытых входных диодах и как дополнительная цепь обратного тока базы при запирании транзистора.

При высоком уровне напряжения на входе UA = UB = UC = U1, диоды VD1…VD3 заперты, повышается потенциал точки U1, отпираются диоды смещения VDСМ1, VDСМ2, течет ток базы VT, и транзистор входит в насыщение. Напряжение на коллекторе UF падает до нуля, т.е. F = 0.

Если хотя бы на одном из входов низкий уровень напряжения UA или UB или UC равен U0, отпирается соответствующий диод, понижается потенциал U1, запираются диоды смещения VDCМ1, VDСМ2. На базе транзистора VT низкое напряжение, и он запирается. UВЫХ = UF = U1, т.е. на выходе элемента появляется логическая единица.

Если отбросить часть схемы (см. рисунок 3.9,а), изображенную пунктиром, она превращается в инвертор.

Если к схеме, в соответствии с рисунком 3.9,а, добавить диоды VD2, VD3, то напряжение UF будет соответствовать логической 1, если хотя бы один из входов будет в состоянии логического нуля. Логический нуль на выходе можно получить только в том случае, если на всех входах присутствует напряжение логической единицы, т.е. логическая операция, выполняемая данной схемой, имеет вид: , что соответствует операции И-НЕ. Добавлением дополнительных диодов для расширения объема входа число входов в базовом элементе ДТЛ И-НЕ может быть доведено до 20.

3.2.2 Схемы ТТЛ − транзисторно-транзисторной логики

3.2.2.1 Схема ТТЛ − транзисторно-транзисторной логики с простым инвертором

Транзисторно-транзисторная логика (см. рисунок 3.10) − результат развития ДТЛ. Матрица диодов заменяется многоэмиттерным транзистором (МЭТ).

Это интегральный прибор, объединяющий функции диодных логических схем и транзисторного усилителя. МЭТ имеет несколько эмиттеров, расположенных так, что прямое взаимодействие между ними исключается. МЭТ позволяет увеличить быстродействие, снизить потребляемую мощность и усовершенствовать технологию изготовления микросхем. Так как МЭТ был разработан лишь на этапе интегральной схемотехники, то аналогов ТТЛ на дискретных компонентах не было.

ТТЛ относится к потенциальным элементам. При построении схем ЭВМ на их основе они соединяются потенциальными связями, т.е. без конденсаторов и трансформаторов.

Напряжение логической единицы – U1 = 2,4 В, напряжение логического нуля – U0 < 0,4 В.

В схеме рисунка 3.9 диоды VD1…VD3 заменены эмиттерными переходами МЭТ, а DСМ1, DСМ2 ‑ коллекторными переходами МЭТ. Отпадает необходимость в ЕСМ и R2.

Базовый элемент ТТЛ так же, как и ДТЛ выполняет логическую операцию И-НЕ. При низком уровне сигнала (логический 0) хотя бы на одном из входов многоэмиттерного транзистора МЭТ последний находится в состоянии насыщения, а VT1 закрыт. На выходе схемы присутствует высокий уровень напряжения (логическая единица). При высоком уровне сигнала на всех входах МЭТ работает в активном инверсном режиме (эмиттерный переход смещен в обратном направлении, а коллекторный – в прямом), VT1 находится в состоянии насыщения. На выходе схемы низкий уровень сигнала, т.е. ноль.

Описанный здесь базовый элемент ТТЛ, несмотря на упрощенную технологию изготовления, не нашел широкого применения из-за низкой помехоустойчивости, малого быстродействия при работе на емкостную нагрузку и малой нагрузочной способности.

Низкая нагрузочная способность или малый коэффициент разветвления объясняется следующим образом. Через R2, при запертом транзисторе VT1, текут входные токи нагрузочных элементов, и, если их много, увеличивается падение напряжения на коллекторной нагрузке R2. Уменьшается напряжение на коллекторе VT1, т.е. значение верхнего логического уровня, нарушается работа схемы. Поэтому используется ТТЛ со сложным инвертором.

3.2.2.2 Схема ТТЛ со сложным инвертором

Схема ТТЛ (см. рисунок 3.11) состоит из двух частей:

а) конъюнктора И, включающего многоэмиттерный транзистор МЭТ и резистор R1. Схема И может иметь от 2 до 8 входов (увеличение количества входов расширяет логические возможности ТТЛ);

б) сложного инвертора НЕ, включающего в себя VT1, VТ2, VТ3, VD, R2, R3, R4.

В свою очередь сложный инвертор можно рассматривать, состоящим из фазорасщепля-ющего каскада и выходного усилителя.

Фазорасщепляющий или фазоинверсный каскад (состоит из VT1, R2, R3) служит для управления транзисторами VТ2 и VТ3. Транзистор VТ1 увели-чивает порог переключения, повышает помехоустойчивость ТТЛ.

Выходной усилитель (VТ2, VТ3, VD, R4) представляет собой эмиттерный повторитель.

Транзисторы VТ1, VТ3 представляют составной транзистор или пару Дарлингтона. В статических режимах работы схемы VT3 повторяет состояние VT1. При запирании VT1база транзистора VT3 через резистор R3 подключается к корпусу, чем и обеспечивается закрытое состояние VT3.

Транзистор VТ2 может работать в насыщении и в отсечке. Его состояние в статических режимах работы схемы всегда противоположно состоянию VT3, следовательно, VT1. При насыщенном транзисторе VT3 транзистор VT2 закрыт и наоборот. Транзисторы VТ2, VТ3 представляют собой не что иное, как двухтактный усилитель мощности.

Диод VD служит для надежного запирания VТ2, когда открыт VТ3. Повышая порог отпирания VT2, он обеспечивает его закрытое состояние при насыщенном транзисторе VT3. Действительно:

UБЭ2 = UКЭН1 + UБЭ3 – UКЭН3 – UVD ≈ U БЭ3 - UVD < Uпор2, так как типичны значения: UБЭ = 0,7 В; UКЭ=0,3 В; UVD = 0,7 В; Uпор = 0,6 В.

UБЭ2 = UБ2 ‑ (UD+UКЭ3) = UКЭ1+UБЭ3 – UVD ‑ UКЭ3 = 0,3 + 0,7 ‑ 0,7 ‑ 0,3 = 0.

Если VD отсутствует, UБЭ2 = UКЭ1 + UБЭ3 ‑ UКЭ3 = 0,7 В, при этом VТ2 открыт.

UБЭ2 = UБ2 ‑ UЭ2 = (UКЭ1+UБЭ3н) ‑ (UКЭ3н+UD) = 0.

Если VT1 насыщен, то через базу VT3 протекает ток

IБ3 = IЭ1 – IR3 = [(EК ‑ UКЭН1 – UБЭ3)/a2·R2] – (UБЭ3/R3).

Для обеспечения режима насыщения VT3 при закрытых транзисторе VT2 и диоде VD необходимо выполнить условие

IБ3·В3 ≥ IКН = n·I0ВХ НАГР

где В – коэффициент передачи тока в режиме большого сигнала;

n – количество нагрузочных ТТЛ-схем, подключенных к выходу рассматриваемой схемы;

I0ВХ НАГР – входной ток нагрузочной ТТЛ-схемы.

Отсюда можно определить нагрузочную способность данной схемы, т.е. максимальное число нагрузочных схем, при котором транзистор VT3 еще работает в режиме насыщения:

nМАКС = IБ3·В3 / I0ВХ НАГР.

Резистор R4 необходим для:

а) защиты VТ2 и VD в случае короткого замыкания на выходе;

б) ограничения коллекторного тока VТ2 при переключении схемы, из логического нуля в логическую единицу. После запирания VT1 транзистор VT2 откроется раньше, чем закроется насыщенный транзистор VT3, так как для выхода VT3 из режима насыщения потребуется некоторое время для рассасывания неосновных носителей в базе. В результате, в течение некоторого промежутка времени, оба транзистора VT2 и VT3 открыты, и по цепи, состоящей из элементов Ек, VT2, VD и VT3, протекает ток, потребляемый от источника питания Ек, и возникает импульс помехи по шине питания. Для ограничения амплитуды помехи ставится резистор R4, равный примерно нескольким десяткам омов.

Схема ТТЛ работает следующим образом. Если хотя бы на одном из входов низкий уровень напряжения U0ВХ эмиттерный переход МЭТ отпирается и течет ток: от +ЕК, через R1, переход база-эмиттер на землю. Коллекторный переход МЭТ смещен в обратном направлении (МЭТ в активном режиме). Ток базы IБ1 = 0, следовательно, транзистор VT1 запирается. На коллекторе VT1 высокий уровень напряжения UК1 = ЕК. На эмиттере VT1 напряжение UЭ1 = 0.

Транзистор VТ2 отпирается током через резистор R2. Так как UБ3 = UЭ1 = 0, то транзистор VT3 заперт и UВЫХ= U1ВЫХ.

Если же на всех входах ТТЛ высокий уровень U1, эмиттерные переходы МЭТ запираются, потенциал базы увеличивается, коллекторный переход МЭТ смещается в прямом направлении. МЭТ работает в активно-инверсном режиме.

Транзисторы VТ1 и VТ3 открыты и насыщены. Транзистор VТ2 и диод VD заперты. На выходе ТТЛ низкий уровень UВЫХ = U0 = 0. Следовательно, ТТЛ выполняет операцию И-НЕ, т.е. является элементом Шеффера.

Быстродействие схем ТТЛ определяется в основном переходными процессами при переключении транзисторов, а также зарядом паразитной суммарной емкости СН нагрузочных ТТЛ-схем. В схеме ТТЛ с простым инвертором (см. рисунок 3.10) заряд емкости СН происходит с большой постоянной времени через коллекторный резистор R2, что ухудшает быстродействие схемы.

В схеме ТТЛ со сложным инвертором постоянная заряда нагрузочной емкости существенно уменьшается, так как емкость СН заряжается через выходное сопротивление транзистора VT3 (Rвых 3 << R2), в схеме эмиттерного повторителя. За счет этого повышается быстродействие.

3.2.3 Схемы ЭСЛ ‑ эмиттерно-связанной логики

3.2.3.1 Особенности схем ЭСЛ

Цифровые микросхемы эмиттерно-связанной логики имеют более высокое быстродействие, чем схемы ТТЛ (даже ценой большей рассеиваемой мощности), достигшее в настоящее время субнаносекундного диапазона, так как:

а) исключается насыщение транзисторов (время рассасывания избыточных носителей заряда t рас = 0);

б) в схеме применяются эмиттерные повторители (ЭП), ускоряющие процесс заряда емкости нагрузки, так как выходное сопротивление эмиттерного повторителя Rвых мало, ток выходной большой;

в) меньше логический перепад .

Наличие парафазного выхода дает возможность снимать прямые и инверсные значения, что позволяет уменьшить число используемых микросхем.

В отличие от простых схем ТТЛ, можно объединять выходы нескольких элементов ЭСЛ для расширения логических возможностей.